CN104360964A - 一种信号处理卡硬件识别模块设计方法 - Google Patents
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Abstract
本发明公开了一种信号处理卡硬件识别模块设计方法，包括设置在数据采集板卡中的DSP信号处理模块、信号处理卡识别模块；DSP信号处理模块包括TMS320C6713B芯片；信号处理卡识别模块采用DS28CM00芯片；TMS320C6713的I2C接口和DS28CM00的I2C接口串行连接，通过数据总线和时钟信号实现通信；TMS320C6713通过I2C接口读取DS28CM00的序列号，并对比数据库中的记录来判断该数据采集板卡是否是所需要的数据采集板卡。本发明结构简单，利用C6713的I2C接口空闲，采用硬件识别方式，安装硅序列号芯片标示，易于实施，使用方便、灵活，硬件识别加密性强等特点。
Description
技术领域
本发明涉及一种信号处理卡硬件识别模块设计方法，属于电路技术领域。
背景技术
目前越来越多的信号处理系统由大量节点组成，每个节点都需要一个唯一的序号即ID来表明自己与其他节点的区别。从软件上实现，采用软件驱动采用加密来识别；从硬件上实现，就需要一个能够提供唯一序号码的芯片，利用存储芯片存储的信息进行数据采集板卡识别。
通过查阅一定的文献和专利资料，目前针对DSP的识别方案手段很少。信号处理如果采用软件来实现就会影响信号处理的实时性，一般都不会使用软件方案。采用存储芯片如EEPROM，甚至可以是微处理器，但是综合对比成本、占用资源数量以及设计调试的便捷性，通过在数据采集板卡中安装硅序列号芯片标示是最为合适的选择。
发明内容
本发明所要解决的技术问题是提供一种信号处理卡硬件识别模块设计方法，易于实施，识别性强。
为解决上述技术问题，本发明提供一种信号处理卡硬件识别模块设计方法，其特征是，
包括设置在数据采集板卡中的DSP信号处理模块、信号处理卡识别模块；
DSP信号处理模块包括TMS320C6713B芯片，具有2个多通道缓冲串口、2个多通道音频串口、SPI和I2C接口；
信号处理卡识别模块采用DS28CM00芯片，提供一个绝对唯一的电子硅序列号，并具有工业标准的I2C和SMBus总线接口；
TMS320C6713的I2C接口和DS28CM00的I2C接口串行连接，通过数据总线和时钟信号实现通信；TMS320C6713设为主设备，DS28CM00设为从设备，TMS320C6713向DS28CM00发控制指令；
TMS320C6713通过I2C接口读取DS28CM00的序列号，并对比数据库中的记录来判断该数据采集板卡是否是所需要的数据采集板卡。
数据总线和时钟信号均为双向通信，均通过一个上拉电阻连接至电源；不进行相互通信时，数据总线和时钟信号都处于高电平，挂接在总线上的器件的输出级是开漏输出或集电极开路输出，实现与功能。
TMS320C6713的发控制命令的步骤：首先在总线上发起一个开始条件，即时钟信号在高期间，数据总线出现一个由高到低的跳变，然后从设备发回一个应答位，主设备继续进行操作，接着发送控制命令，每发一个地址字节或是数据字节，从设备都要发回一个应答位，否则通信中断；
当TMS320C6713发送完控制命令后，再发送一个停止标志，即在时钟信号为高期间，数据总线出现一个由低到高的跳变，通信过程结束，命令设置完成。
从设备发回的应答位为从设备地址。
DS28CM00的从设备的地址为7位，传输时是8位，与该地址一起发送的最后一位用来说明主设备和从设备之间是读操作还是写操作。
在SMBus模式下，当DS28CM00检测到数据总线故障情况时，将复位其通信接口。
本发明所达到的有益效果：
本发明在数据采集板卡中设置了DSP信号处理部分和信号处理卡识别部分，TMS320C6713通过I2C接口读取DS28CM00的序列号，并对比数据库中的记录来判断该数据采集板卡是否是所需要的采集板卡。本发明的信号处理卡硬件识别模块具有结构简单，构思巧妙，利用C6713的I2C接口空闲，采用硬件识别方式，安装硅序列号芯片标示，易于实施，使用方便、灵活，硬件识别加密性强等特点。
附图说明
图1信号处理卡硬件识别模块原理框图；
图2DS28CM00接口电路；
图3C6713控制DS28CM00流程图。
具体实施方式
下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。
本发明公开了一种信号处理卡硬件识别模块设计方法。该模块电路由2个部分组成：DSP信号处理部分、信号处理卡识别部分，如图1所示，DSP信号处理部分和信号处理卡识别部分均设置在数据采集板卡中。
其工作基本原理是：数据采集板卡中DSP通过I2C接口读取DS28CM00的序列号，并对比数据库中的记录来判断该采集板卡是否是所需要的采集板卡。
实现本次发明的技术方案分析
DSP信号处理部分设计：
DSP信号处理芯片采用TMS320C6713B(简称C6713)，它是美国德州仪器公司(TI)推出的一款32位浮点型高速数字处理器DSP，它可在300MHz的时钟频率下实现1800MIPS/2400MFLOPS的定点和浮点运算，极大满足了高速数据采集与实时控制系统对信号处理速度的要求。采用2级Cache结构，片上共有264K×8b存储器。C6713具有丰富的片上外设设备，已经在图像处理、数字信号处理以及自动控制等领域得到了广泛的应用。32bit的外部存储器接口(EMIF)可以外接异步设备、外扩存储器设备，并可寻址512M的片外存储空间，以及丰富的外设接口，包括2个多通道缓冲串口、2个多通道音频串口、SPI和I2C等接口满足本次设计的要求。
信号处理卡识别部分设计：
DS28CM00接口硬件电路设计，DS28CM00是一款MAXIM公司推出的低成本电子硅序列号芯片，提供一个绝对唯一的序列号，并具有工业标准的I2C和SMBus总线接口。该序列号由工厂激光刻蚀，其64位ROM包括48位唯一序列号、8位CRC校验位、8位家族码(70H)。在SMBus模式下，当DS28CM00检测到总线故障情况时，将复位其通信接口。DS28CM00的5-Pin SOT23小封装，可以灵活应用在电路板序列号，配件及外设识别中使用。
TMS320C6713的I2C模块接口可以直接和DS28CM00的I2C接口连接，串行接口通过数据总线SDA1和时钟信号SCL1实现通信，电路图2所示。SDA1和SCL1均为双向通信，均通过一个上拉电阻R105、R104连接至电源D(+3.3V)。不进行相互通信时，两条总线都处于高电平，挂接在总线上的器件的输出级必须是开漏输出或集电极开路输出，以实现线与功能。标准模式下DS28CM00的数据传输速率为100Kbps，快速模式下，数据传输速率为400Kbps。
DS28CM00可工作在两种模式，由C6713通过I2C配置DS28CM00的寄存器。C6713和DS28CM00接口电路图如图2所示。
DS28CM00的控制支持I2C控制协议，可以实现C6713对其控制。由于本系统只是实现C6713向DS28CM00发控制指令，所以DS28CM00设为从设备(slave)，C6713设为主设备(master)。
C6713的写控制命令的步骤：首先在总线上要发起一个开始start条件，即时钟信号SCL在高期间，数据总线SDA出现一个由高到低的跳变，然后DS28CM00发一个从设备地址，在该系统中为101000，即DS28CM00的从设备的地址，从设备地址为7位，而传输时都是8位，所以和该地址一起发送的最后一位，是用来说明主设备和从设备，是读操作还是写操作，在该系统中都是主设备往从设备的写操作，然后从设备发回一个应答位，这样主设备才可以继续进行操作，接着发送控制命令，每发一个地址字节或是数据字节，从设备都要发回一个应答位，否则通信将中断，当C6713发送完控制命令后，就要发送一个停止stop标志，即在时钟信号SCL为高期间，数据总线SDA出现一个由低到高的跳变，这样一次完整的通信过程结束，命令设置完成。当需要再次设置其他的命令，重复上面的操作。C6713控制DS28CM00流程图见图3，其具体代码如下分析：
DS28CM00芯片在硬件上为采集卡节点提供了唯一的ID，用以区分不同的采集卡。由于DS28CM00上电后缺省处于SMbus状态，要先对它进行配置，使其工作在I2C总线状态。
I2C_WriteByte(0x08,0x00)；
每片DS28CM00具有唯一的64位注册号，注册号从家族码(地址00H)开始，后面是48位序列号(低字节在靠后的地址)，最后是位于地址07h、前面56位数字的CRC(冗余校验)。C6713查表计算CRC码，查表计算CRC码的程序即查询表如下：
DSP通过读取唯一的64位注册号，可以进行识别模块。表1为DS28CM00的存储映射地址表。数组Table_CRC[256]放置DS28CM00的CRC校验码。
表1 DS28CM00的存储映像
| 地址 | 类型 | 读写性 | 描述 |
| 00H | ROM | 只读 | 器件家族号(70H) |
| 01H | ROM | 只读 | 串行号，bit0～bit7 |
| 02H | ROM | 只读 | 串行号，bit8～bit15 |
| 03H | ROM | 只读 | 串行号，bit16～bit23 |
| 04H | ROM | 只读 | 串行号，bit24～bit31 |
| 05H | ROM | 只读 | 串行号，bit32～bit39 |
| 06H | ROM | 只读 | 串行号，bit40～bit47 |
| 07H | ROM | 只读 | CRC校验码和48bit串行号 |
| 08H | SRAM | 可读可写 | 控制寄存器 |
Uint8Table_CRC[256]＝{0,94,188,226,97,63,221,131,194,156,126,32,163,253,31,65,157,195,33,127,252,162,64,30,95,1,227,189,62,96,130,220,35,125,159,193,66,28,254,160,225,191,93,3,128,222,60,98,190,224,2,92,223,129,99,61,124,34,192,158,29,67,161,255,70,24,250,164,39,121,155,197,132,218,56,102,229,187,89,7,219,133,103,57,186,228,6,88,25,71,165,251,120,38,196,154,101,59,217,135,4,90,184,230,167,249,27,69,198,152,122,36,248,166,68,26,153,199,37,123,58,100,134,216,91,5,231,185,140,210,48,110,237,179,81,15,78,16,242,172,47,113,147,205,17,79,173,243,112,46,204,146,211,141,111,49,178,236,14,80,175,241,19,77,206,144,114,44,109,51,209,143,12,82,176,38,50,108,142,208,83,13,239,177,240,174,76,18,145,207,45,115,202,148,118,40,171,245,23,73,8,86,180,234,105,55,213,139,87,9,235,181,54,104,138,212,149,203,41,119,144,170,72,22,233,183,85,11,136,214,52,106,43,117,151,201,74,20,246,168,116,42,200,150,21,75,169,247,182,232,10,84,215,137,107,53}。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。
Claims (6)
1.一种信号处理卡硬件识别模块设计方法，其特征是，
包括设置在数据采集板卡中的DSP信号处理模块、信号处理卡识别模块；
DSP信号处理模块包括TMS320C6713B芯片，具有2个多通道缓冲串口、2个多通道音频串口、SPI和I2C接口；
信号处理卡识别模块采用DS28CM00芯片，提供一个绝对唯一的电子硅序列号，并具有工业标准的I2C和SMBus总线接口；
TMS320C6713的I2C接口和DS28CM00的I2C接口串行连接，通过数据总线和时钟信号实现通信；TMS320C6713设为主设备，DS28CM00设为从设备， TMS320C6713向DS28CM00发控制指令；
TMS320C6713通过I2C接口读取DS28CM00的序列号，并对比数据库中的记录来判断该数据采集板卡是否是所需要的数据采集板卡。
2.根据权利要求1所述的信号处理卡硬件识别模块设计方法，其特征是，数据总线和时钟信号均为双向通信，均通过一个上拉电阻连接至电源；不进行相互通信时，数据总线和时钟信号都处于高电平，挂接在总线上的器件的输出级是开漏输出或集电极开路输出，实现与功能。
3.根据权利要求1所述的信号处理卡硬件识别模块设计方法，其特征是，
TMS320C6713的发控制命令的步骤：首先在总线上发起一个开始条件，即时钟信号在高期间，数据总线出现一个由高到低的跳变，然后从设备发回一个应答位，主设备继续进行操作，接着发送控制命令，每发一个地址字节或是数据字节，从设备都要发回一个应答位，否则通信中断；
当TMS320C6713发送完控制命令后，再发送一个停止标志，即在时钟信号为高期间，数据总线出现一个由低到高的跳变，通信过程结束，命令设置完成。
4.根据权利要求1所述的信号处理卡硬件识别模块设计方法，其特征是，从设备发回的应答位为从设备地址。
5.根据权利要求3或4所述的信号处理卡硬件识别模块设计方法，其特征是，DS28CM00的从设备的地址为7位，传输时是8位，与该地址一起发送的最后一位用来说明主设备和从设备之间是读操作还是写操作。
6.根据权利要求1所述的信号处理卡硬件识别模块设计方法，其特征是，在SMBus模式下，当DS28CM00 检测到数据总线故障情况时，将复位其通信接口。
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