CN104300852B - 小型有刷电动伺服控制器 - Google Patents

Abstract

小型有刷电动伺服控制器，包括数字电路、功率电路和隔离电路；数字电路包括DSP芯片、FPGA、AD芯片、上电复位电路Ⅰ、运算放大器、门电路Ⅰ；功率电路包括H桥模块、MOSFET驱动模块、上电复位电路Ⅱ、门电路Ⅱ和MOSFET管；本发明针对输出扭矩较大的有刷电机进行伺服控制器设计，使得电机功率驱动线缆减少，可靠性得以提高，更加满足小型化要求；硬件电路设计过程中，进行了数字与功率部分的隔离，以提高电路工作的稳定性；电路除了具备电机驱动功能以外还增加了火工品时序输出功能，更加适应小型制导武器对伺服的工作要求。

Description

小型有刷电动伺服控制器

技术领域

本发明涉及一种有刷电动伺服控制器，属于战术武器控制技术领域。

背景技术

制导武器的小型化是目前的发展趋势，随着新型稀土永磁材料以及专用驱动模块的出现，小型电动伺服具备了登上制导武器大舞台的条件。如何实现小型制导武器的高可靠性，低功耗以及复杂的控制时序成为了电动伺服研制的重要目标。

据可参考的公开资料与领域内应用情况表明，目前国内外出现的伺服控制器基本上都是针对无刷电机而设计，所采用的控制方法多为双极性控制，功率输出电路未进行完整可靠的上电保护设计，平衡状态功耗高，上电阶段工作可靠性低。

发明内容

本发明的技术解决问题是：提供一种适应现代小型制导武器使用要求的伺服控制器，该控制器能够保证可靠的功率和时序输出、并且可实现低能耗的电机控制模式。

本发明的技术解决方案是：小型有刷电动伺服控制器，包括数字电路、功率电路和隔离电路；数字电路包括DSP芯片、FPGA、AD芯片、上电复位电路Ⅰ、运算放大器、门电路Ⅰ；功率电路包括H桥模块、MOSFET驱动模块、上电复位电路Ⅱ、门电路Ⅱ和MOSFET管；

数字电路和功率电路通过各自的电源模块进行供电，在电源模块处于上电复位未稳定前，上电复位电路Ⅰ和上电复位电路Ⅱ分别产生低电平信号，电源模块稳定后，上电复位电路Ⅰ和上电复位电路Ⅱ分别产生高电平信号；

运算放大器连接安装在外部作用对象上的位置传感器，跟踪反映外部作用 对象位置的电压信号；

AD芯片通过SPI接口与DSP相连，当接收到的上电复位电路Ⅰ的高电平信号时，从运算放大器采集电压信号转换成数字量提供给DSP芯片；

DSP芯片接收上电复位电路Ⅰ的信号，当接收高电平信号时，开始工作，从外部接收时序控制指令和位置指令，对接收的位置指令进行解析，将控制指令与AD芯片提供数字量的差值进行PID控制算法计算，得到用于控制PWM占空比的实数，进而转化成控制模式和控制极性的值并发送至FPGA；将时序控制指令直接发送至FPGA；

FPGA通过EMIFA接口与DSP芯片进行数据交互，接收上电复位电路Ⅰ的信号，当接收高电平信号时，根据接收的时序控制指令产生工作时序控制信号并发送至门电路Ⅰ，根据接收的控制模式和控制极性的值确定单位周期内PWM波的占空比，得到PWM控制信号并发送至隔离电路；

门电路Ⅰ接收上电复位电路Ⅰ的信号，将该信号与工作时序控制信号进行相与，得到的时序控制信号发送至隔离电路；

隔离电路接收上电复位电路Ⅰ的信号，当接收到高电平信号时，将PWM控制信号发送至H桥模块；将接收时序控制信号发送至MOSFET驱动模块和门电路Ⅱ；

门电路Ⅱ接收上电复位电路Ⅱ的信号，将该信号与隔离电路输出的时序控制信号相与，将结果输出给H桥模块与MOSFET驱动模块；

H桥模块从隔离电路接收PWM控制信号，将PWM控制信号进行驱动放大，并输出至直流电机，由电机带动外部作用对象运动，同时H桥模块也受门电路II输出的信号控制，在门电路II输出低电平时保证PWM输出为高阻态；

MOSFET驱动模块将从隔离电路接收的信号进行放大，驱动MOSFET管，进而控制外部作用对象按照工作时序进行动作，外部作用对象将相应工作时序的状态结果通过隔离电路发送至FPGA，由FPGA发送至DSP芯片，由DSP芯片传输至外部。

所述的控制模式和控制极性的值确定步骤如下：

(1)设置用于控制伺服控制器控制模式的变量，记为WorkMode，其值为0时表示低能耗模式，为1时表示普通模式；设置死区常量FPGA_d_zone；

(2)在DSP芯片的控制周期内对AD芯片输入的所有数字量信息进行滤波计算，得到反馈值，对反馈值与输入位置指令的误差进行PID控制算法计算，得到用于控制PWM占空比的实数，记为dpercent；

(3)在每个DSP控制周期中，占空比dpercent需要结合设定的死区、工作模式和极性，转化为数值介于[20，1023]之间的整型数，并赋值给ipercent的D9-D0位，其转换规律可用下式表示：

(4)ipercent的D11、D10位分别表示控制模式和控制极性，在低能耗模式ipercent的D11位为0，否则为1；在低能耗模式ipercent的D10位表示PWM的输出极性，0为正、1为负，双极性模式时D10位保留。

所述的单位周期内PWM波的占空比确定步骤如下：

(1)计数值初始化从零开始，在每个FPGA的时钟上升沿，把计时器数值与全周期计数值1023进行比较，若没有达到全周期计数值则对计时器加一，若计数达到1023，则将计数值清零；根据接收的控制模式和控制极性的值，当ipercent的D11位为“0”，则进入低能耗模式分支，转步骤(2)，反之则进入双极性模式分支，转步骤(3)；

(2)在低能耗模式分支中，把计数值与死区常量FPGA_d_zone进行比较，计数值小于死区常量时，判断ipercent的D10，若是“0”，则H半桥输出低电平，L半桥输出高电平，若D10为“1”，则H半桥输出高电平，L半桥输出低电平；

若计数值大于FPGA_d_zone的值，且小于两倍的FPGA_d_zone值时， 判断ipercent的D10，若是“1”，则H半桥输出低电平，L半桥输出高电平，若D10为“0”，则H半桥输出高电平，L半桥输出低电平；

当计数值大于两倍的FPGA_d_zone值，且小于ipercent的D9～D0位数值时，判断ipercent的D10，若是“1”，则H半桥输出低电平，L半桥输出高电平，若D10为“0”，则H半桥输出高电平，L半桥输出低电平；

当计数值大于ipercent的D9～D0位数值时，H半桥与L半桥均输出低电平；

(3)在双极性分支中，计数值小于死区常量FPGA_d_zone的值时，H半桥输出低电平，L半桥输出高电平；

若计数值大于FPGA_d_zone的值，且小于两倍的FPGA_d_zone值时，H半桥输出高电平，L半桥输出低电平；

当计数值大于两倍的FPGA_d_zone值，且小于ipercent的D9～D0位数值时，H半桥输出保持高电平，L半桥输出保持低电平；

当计数值大于ipercent的D9～D0位数值时，H半桥输出低电平，L半桥输出高电平；

所述的MOSFET驱动模块包括MAX15024AATB芯片、电容C122、C123、C124、电阻R62、R68、R69；MAX15024AATB芯片的IN+引脚接入门电路Ⅱ的输出端，GND、FB/SET、IN-、PGND四个引脚接到功率地上，Vcc、DRV两个引脚接到+12V电源，同时Vcc还串联电容C123后接入功率地，DRV串联电容C124后接功率地，引脚REG串联电容C122后接入功率地，P_OUT、N_OUT引脚分别串联电阻R68、R69后分成两路，一路连接至MOSFET管的栅极G引脚，另一路串联电阻R62后接功率地。

本发明与现有技术相比有益效果为：

(1)本发明针对输出扭矩较大的有刷电机进行伺服控制器设计，使得电机功率驱动线缆减少，可靠性得以提高，更加满足小型化要求；

(2)硬件电路设计过程中，进行了数字与功率部分的隔离，以提高电路工 作的稳定性；电路除了具备电机驱动功能以外还增加了火工品时序输出功能，更加适应小型制导武器对伺服的工作要求；

(3)针对上电过程的不确定性，在硬件设计中加入了保护电路，确保上电时H桥模块与MOSFET管没有误输出，保护电路的作用就是在上电过程中用保护电路中的低电平与每条控制通路中各个环节的逻辑电平相与，确保上电过程输出保持为低；

(4)软件设计中加入了对输出PWM波控制模式的切换，可通过外部指令在双极性模式和低能耗模式之间进行切换。

附图说明

图1为本发明组成框图；

图2a、2b分别为本发明上电复位电路Ⅰ和上电复位电路Ⅱ电路图；

图2c为本发明隔离电路图；

图2d为本发明H桥模块示意图；

图2e为本发明时序输出电路图；

图3a～3d分别为双极性控制平衡状态、双极性控制驱动状态、低能耗控制平衡状态和低能耗控制驱动状态的PWM控制波形；

图4为本发明PWM控制电路处理流程图。

具体实施方式

下面结合附图及实施例对本发明做详细说明。如图1所示，本发明小型有刷电动伺服控制器，包括数字电路、功率电路和隔离电路；数字电路包括DSP芯片、FPGA、AD芯片、上电复位电路Ⅰ、运算放大器、门电路Ⅰ；功率电路包括H桥模块、MOSFET驱动模块、上电复位电路Ⅱ、门电路Ⅱ和MOSFET管；

下面以外部作用对象是舵机舵片为例，进行说明。

(一)电源模块和上电复位电路Ⅰ和上电复位电路Ⅱ

数字电路和功率电路通过各自的电源模块进行供电，在电源模块处于上电 复位未稳定前，上电复位电路Ⅰ和上电复位电路Ⅱ分别产生低电平信号，电源模块稳定后，上电复位电路Ⅰ和上电复位电路Ⅱ分别产生高电平信号；

上电复位电路Ⅰ实现时间常数为0.2s的上电复位低电平。在DC/DC电路(即数字电路中的电源模块)，DSP芯片与FPGA的1.2V核心电源先上电，然后外设3.3V电源再输出。所以采用3.3V电源作为复位电路低电平，这样可保证CPU核心加载过程中外围接口电路电平的可靠与稳定。如图2a数字部分所示，电路包括二极管V1、电容C60、C114、电阻R50、R72以及芯片SN74LVC2G17；二极管V1与电阻R72并联后，二极管V1阴极的一端接入电源模块的3.3V电压输出端，另一端分成两路，一路串联电容C114后接地，另一路串联电阻R50后接入芯片SN74LVC2G17的1A端(第一路输入引脚)，芯片SN74LVC2G17的VCC端接到3.3V电源上，同时连接电容C60到数字地，SN74LVC2G17的1Y(第一输出引脚)接到RESET网络上,GND引脚接到数字地上。

上电复位电路Ⅱ如图2a的功率部分所示，包括二极管V2、电容C80、C168、电阻R53、R73、R101以及芯片SN74LVC2G17；二极管V2与电阻R73并联后，二极管V2阴极的一端接入功率电路中电源模块的12V电压输出端，另一端分成两路，一路接入电容C114与电阻R101并联后的一端，电容C114与电阻R101并联后的另一端接地，另一路串联电阻R53后接入芯片SN74LVC2G17的1A端(第一路输入引脚)，芯片SN74LVC2G17的VCC端接到3.3V(p)电源上，同时连接电容C80到功率地，SN74LVC2G17的1Y(第一输出引脚)接到12V_RESET网络上，GND引脚接到功率地上。

(二)运算放大器和AD芯片

运算放大器的输入连接到伺服控制器被控对象(比如舵片)上的位置传感器输出端，跟踪反映外部作用对象位置的电压信号；

AD芯片通过SPI接口与DSP相连，当接收到的上电复位电路Ⅰ的高电平信号时，从运算放大器采集电压信号转换成数字量提供给DSP芯片。

(三)DSP芯片

DSP芯片接收上电复位电路Ⅰ的信号，当接收高电平信号时，开始工作，从外部接收时序控制指令和位置控制指令，对接收的位置控制指令进行解析，将控制指令与AD芯片提供数字量的差值进行PID控制算法计算，得到用于控制PWM占空比的实数，进而转化成控制模式和控制极性的值并发送至FPGA；同时，将时序控制指令直接发送至FPGA；

普通模式的直流有刷电机采用双极性控制方式，PWM波形如图3(a)、(b)所示，当反馈量与控制量误差为零时，处于平衡状态的双路PWM波占空比为50％，极性相反；当需要消除反馈偏差时，对应一路的PWM波在周期内高电平时间增加，另一路与之极性相反。但是该模式存在电机功耗较高的问题，因为在控制平衡状态，H桥模块两极始终有半个周期的高电平输出，电机负载并非理想的感性负载，导致电机发热量大、能耗升高。

考虑到H桥模块的自举电容充电特性，本设计在输出PWM波频率为48.83KHz的单极性控制逻辑基础上，实现了低能耗的PWM控制逻辑，如图3(b)，(c)所示。在该模式的平衡状态时，双路始终存在200ns的死区高电平输出，用于避免H桥模块负载过轻造成的自举电容充电失败。这种输出模式满足了自举式H桥模块的工作特性，同时明显降低了平衡瞬态的负载功率。

控制模式和控制极性的值的确定步骤如下：

1.设置一个用于控制伺服控制器控制模式的变量，记为WorkMode，该变量的值可通过外部指令设置，其值为0时表示低能耗模式，为1时表示普通模式，DSP通过判别该变量的值来进入不同程序分支，从而实现工作模式的切换；

2.设置一个数值为10的常量，记为FPGA_d_zone，变量的大小与死区宽度具有线性关系如下：由于FPGA的时钟频率f为50MHz，所以死区宽度为FPGA_d_zone/f＝10/50M＝200ns；

3.在DSP芯片的控制周期内多次采集舵片的电位器电压，并进行滤波计算，得到反馈值，而后对反馈值与输入位置控制指令的误差进行PID控制算法计算 (算法参数可根据实际应用对伺服特性的要求而确定)，得到用于控制PWM占空比的实数，记为dpercent，其范围为[-1，1]；

4.每个DSP控制周期中，占空比dpercent需要结合设定的死区、工作模式和极性，转化为数值介于[20，1023]之间的整型数，并赋值给ipercent的D9-D0位，其转换规律可用下式表示：

5.ipercent的D11、D10位分别表示控制模式和控制极性，在低能耗模式ipercent的D11位为0，否则为1；在低能耗模式ipercent的D10位表示PWM的输出极性，0为正、1为负，双极性模式时D10位保留；

6.最后DSP芯片把ipercent的数值通过EMIFA接口发送给FPGA。

(四)FPGA

FPGA通过EMIFA接口与DSP芯片进行数据交互，包括时序控制电路、PWM控制电路和开关量回采电路；

FPGA接收上电复位电路Ⅰ的信号，当接收高电平信号时，时序控制电路根据接收的时序控制指令产生工作时序信号并发送至门电路Ⅰ，PWM控制电路根据接收的控制模式和控制极性的值确定单位周期内PWM波的占空比，得到PWM控制信号并发送至隔离电路；开关量回采电路从隔离电路中采集火工品或者电爆管相应工作时序的状态结果，并将结果发送至DSP芯片，由DSP芯片传输至外部

在时钟频率为50MHz的FPGA中，设置一个10位计数器，则其计数周期为(50MHz/2^10)^-1＝20.48 us。ipercent数值与该计数器数值进行比较，确定单位周期内PWM波的占空比，FPGA的PWM控制电路逻辑框图如图4：

(1)计数值初始化从零开始，在每个FPGA的时钟上升沿，把计时器数值与全周期计数值1023进行比较，若没有达到全周期计数值 则对计时器加一，若计数达到1023，则将计数值清零；

(2)若ipercent的D11位为“0”，则进入低能耗模式分支，反之则进入双极性模式分支；

(3)在低能耗模式分支中，把计数值与死区常量FPGA_d_zone(＝10)进行比较，计数值小于10时，判断ipercent的D10，若是“0”，则H半桥输出低电平，L半桥输出高电平，若D10为“1”，则H半桥输出高电平，L半桥输出低电平；

(4)若计数值大于FPGA_d_zone的值10，且小于两倍的FPGA_d_zone值20时，判断ipercent的D10，若是“1”，则H半桥输出低电平，L半桥输出高电平，若D10为“0”，则H半桥输出高电平，L半桥输出低电平；

(5)当计数值大于两倍的FPGA_d_zone值20，且小于ipercent的D9～D0位数值时，判断ipercent的D10，若是“1”，则H半桥输出低电平，L半桥输出高电平，若D10为“0”，则H半桥输出高电平，L半桥输出低电平；

(6)当计数值大于ipercent的D9～D0位数值时，H半桥与L半桥均输出低电平；

(7)在双极性分支中，计数值小于死区常量FPGA_d_zone的值10时，H半桥输出低电平，L半桥输出高电平；

(8)若计数值大于FPGA_d_zone的值10，且小于两倍的FPGA_d_zone值20时，H半桥输出高电平，L半桥输出低电平；

(9)当计数值大于两倍的FPGA_d_zone值20，且小于ipercent的D9～D0位数值时，H半桥输出保持高电平，L半桥输出保持低电平；

(10)当计数值大于ipercent的D9～D0位数值时，H半桥输出低电平，L半桥输出高电平；

据图4所描述的逻辑框图与ipercent的计算公式可知：

(1)在伺服控制器运行在双极性模式时，若控制器的输入输出误差为零，也就是工作在平衡状态，则计算出ipercent的D9～D0位值为522。所以在每个PWM波周期内，计数值为0～10时，H半桥输出低电平，L半桥输出高电平；计数值为10～522时，H半桥输出高电平，L半桥输出低电平；计数值为522～1023时，H半桥输出低电平，L半桥输出高电平。其输出波形如图3a所示，占空比为50％。当输入输出有偏差，占空比会相应的有所改变，如图3b所示。

(2)在伺服控制器运行在低能耗模式时，平衡状态下假设dpercent为一个极小的正数，则依据公式可算得ipercent的D9～D0位值为20。在每个PWM波周期内，计数值为0～10时，H半桥输出低电平，L半桥输出高电平；计数值为10～20时，H半桥输出高电平，L半桥输出低电平；计数值为20～1023时，H半桥与L半桥均输出低电平。其输出波形如图3c所示。当输入输出有偏差时，占空比会相应的有所改变，如图3d所示。

(五)门电路与隔离电路

门电路Ⅰ接收上电复位电路Ⅰ的信号，将该信号与工作时序信号进行相与，得到的时序控制信号发送至隔离电路；门电路Ⅱ接收上电复位电路Ⅱ的信号，将该信号与隔离电路给出的时序控制信号相与提供给H桥模块和MOSFET驱动模块；

隔离电路接收上电复位电路Ⅰ的信号，当接收到高电平信号时，使自身的输入输出端使能，从而可以将PWM控制信号发送至H桥模块；

如图2c所示，ADuM1410芯片左端为数字部分，VDD1为3.3V外设电源，输入信号为多路PWM控制信号，DISABLE管脚连接/RESET信号可以保证在VDD1上电前PWM控制信号高电平输入无效。ADuM1410芯片右端为功率部分，VDD2连接功率电路的3.3V(p)外设电源，输出的PWM控制信号送给H桥模块，Ctrl控制端接地用来确保在3.3V(p)未上电稳定前，PWM输出被可靠 拉低。在时序输出及开关量信号回采电路设计中，类似的采用ADuM1411芯片Ctrl管脚接地，保证了任意供电顺序和上电过程中的电平输出安全性。

(六)H桥模块

H桥模块从隔离电路接收PWM控制信号，将PWM控制信号进行驱动放大，并输出至直流电机，由电机带动外部作用对象运动；

H桥模块DRV8432可驱动两个有刷直流电机工作，如图2d所示，为了进一步增强电路的安全可靠性，在模块的/RESET_AB与/RESET_CD控制管脚上，用功率电上电复位信号“12V_RESET”和主动复位控制信号“resetABCD1”通过与门与之相连，可以保证功率电上电过程中，H桥模块输出为低，从而进一步防止电机误动作。

(七)时序输出电路

时序输出电路的组成主要有：MOSFET驱动模块(MAX15024AATB)、MOSFET管(BSZ160N10NS3G)。

MOSFET驱动模块将接收的隔离电路发送的时序控制信号进行放大，驱动MOSFET管，最终输出电流给火工品或电爆管使其照工作时序进行动作。

如图2e所示，把时序控制信号和上电复位电路II给出的信号经过与门SN74AHC1G08相与，输出给MOSFET驱动模块的IN+引脚，MOSFET驱动模块的GND、FB/SET、IN-、PGND四个引脚接到功率地上，Vcc、DRV两个引脚接到+12V电源，同时各自连接一个1uF电容到功率地，引脚REG串联一个1uF电容到功率地，P_OUT、N_OUT引脚各自串接一个33欧姆电阻连接至MOSFET管的栅极G引脚，同时串一个10千欧的电阻到功率地。可保证在上电阶段时序控制信号保持为可靠的低电平；而且MAX15024AATB驱动模块本身也可保证：即使在DRV管脚驱动电源比Vcc先上电时，N沟道晶体管开通，P沟道晶体管截止，因此POUT与NOUT也能可靠保持低电平，防止误输出。

经过设计样机的试验，验证了在各种一次电源上电顺序下，时序输出无错 误发生，电机未发生误转动，并且在采用低能耗控制模式下，当控制指令保持时，电机的功耗降低至双极性模式的1/8左右。

本发明未详细说明部分属于本领域技术人员公知常识。

Claims (4)

1.小型有刷电动伺服控制器，其特征在于：包括数字电路、功率电路和隔离电路；数字电路包括DSP芯片、FPGA、AD芯片、上电复位电路Ⅰ、运算放大器、门电路Ⅰ；功率电路包括H桥模块、MOSFET驱动模块、上电复位电路Ⅱ、门电路Ⅱ和MOSFET管；

数字电路和功率电路通过各自的电源模块进行供电，在电源模块处于上电复位未稳定前，上电复位电路Ⅰ和上电复位电路Ⅱ分别产生低电平信号，电源模块稳定后，上电复位电路Ⅰ和上电复位电路Ⅱ分别产生高电平信号；

运算放大器连接安装在外部作用对象上的位置传感器，跟踪反映外部作用对象位置的电压信号；

AD芯片通过SPI接口与DSP芯片相连，当接收到的上电复位电路Ⅰ的高电平信号时，从运算放大器采集电压信号转换成数字量提供给DSP芯片；

DSP芯片接收上电复位电路Ⅰ的信号，当接收高电平信号时，开始工作，从外部接收时序控制指令和位置指令，对接收的位置指令进行解析，将控制指令与AD芯片提供数字量的差值进行PID控制算法计算，得到用于控制PWM占空比，进而转化成控制模式和控制极性的值并发送至FPGA；将时序控制指令直接发送至FPGA；

FPGA通过EMIFA接口与DSP芯片进行数据交互，接收上电复位电路Ⅰ的信号，当接收高电平信号时，根据接收的时序控制指令产生工作时序控制信号并发送至门电路Ⅰ，根据接收的控制模式和控制极性的值确定单位周期内PWM波的占空比，得到PWM控制信号并发送至隔离电路；

门电路Ⅰ接收上电复位电路Ⅰ的信号，将该信号与工作时序控制信号进行相与，得到的时序控制信号发送至隔离电路；

隔离电路接收上电复位电路Ⅰ的信号，当接收到高电平信号时，将PWM控制信号发送至H桥模块；将接收时序控制信号发送至MOSFET驱动模块和门电路Ⅱ；

门电路Ⅱ接收上电复位电路Ⅱ的信号，将该信号与隔离电路输出的时序控制信号相与，将结果输出给H桥模块与MOSFET驱动模块；

H桥模块从隔离电路接收PWM控制信号，将PWM控制信号进行驱动放大，并输出至直流电机，由直流电机带动外部作用对象运动，同时H桥模块也受门电路II输出的信号控制，在门电路II输出低电平时保证PWM输出为高阻态；

MOSFET驱动模块将从隔离电路接收的信号进行放大，驱动MOSFET管，进而控制外部作用对象按照工作时序进行动作，外部作用对象将相应工作时序的状态结果通过隔离电路发送至FPGA，由FPGA发送至DSP芯片，由DSP芯片传输至外部。

2.根据权利要求1所述的小型有刷电动伺服控制器，其特征在于：所述的控制模式和控制极性的值确定步骤如下：

(1)设置用于控制伺服控制器控制模式的变量，记为WorkMode，其值为0时表示低能耗模式，为1时表示普通模式；设置死区常量FPGA_d_zone；

(2)在DSP芯片的控制周期内对AD芯片输入的所有数字量信息进行滤波计算，得到反馈值，对反馈值与输入位置指令的误差进行PID控制算法计算，得到用于控制PWM占空比，记为dpercent；

(3)在每个DSP控制周期中，占空比dpercent需要结合设定的死区、工作模式和极性，转化为数值介于[20，1023]之间的整型数，并赋值给ipercent的D9-D0位，其转换规律可用下式表示：

(4)ipercent的D11、D10位分别表示控制模式和控制极性，在低能耗模式ipercent的D11位为0，否则为1；在低能耗模式ipercent的D10位表示PWM的输出极性，0为正、1为负，双极性模式时D10位保留。

3.根据权利要求2所述的小型有刷电动伺服控制器，其特征在于：所述的单位周期内PWM波的占空比确定步骤如下：

(1)计数值初始化从零开始，在每个FPGA的时钟上升沿，把计时器数值与全周期计数值1023进行比较，若没有达到全周期计数值则对计时器加一，若计数达到1023，则将计数值清零；根据接收的控制模式和控制极性的值，当ipercent的D11位为“0”，则进入低能耗模式分支，转步骤(2)，反之则进入双极性模式分支，转步骤(3)；

(2)在低能耗模式分支中，把计数值与死区常量FPGA_d_zone进行比较，计数值小于死区常量时，判断ipercent的D10，若是“0”，则H桥模块中的H半桥输出低电平，L半桥输出高电平，若D10为“1”，则H半桥输出高电平，L半桥输出低电平；

若计数值大于FPGA_d_zone的值，且小于两倍的FPGA_d_zone值时，判断ipercent的D10，若是“1”，则H半桥输出低电平，L半桥输出高电平，若D10为“0”，则H半桥输出高电平，L半桥输出低电平；

当计数值大于两倍的FPGA_d_zone值，且小于ipercent的D9～D0位数值时，判断ipercent的D10，若是“1”，则H半桥输出低电平，L半桥输出高电平，若D10为“0”，则H半桥输出高电平，L半桥输出低电平；

当计数值大于ipercent的D9～D0位数值时，H半桥与L半桥均输出低电平；

(3)在双极性分支中，计数值小于死区常量FPGA_d_zone的值时，H半桥输出低电平，L半桥输出高电平；

若计数值大于FPGA_d_zone的值，且小于两倍的FPGA_d_zone值时，H半桥输出高电平，L半桥输出低电平；

当计数值大于两倍的FPGA_d_zone值，且小于ipercent的D9～D0位数值时，H半桥输出保持高电平，L半桥输出保持低电平；

当计数值大于ipercent的D9～D0位数值时，H半桥输出低电平，L半桥输 出高电平。

4.根据权利要求1所述的小型有刷电动伺服控制器，其特征在于：所述的MOSFET驱动模块包括MAX15024AATB芯片、电容C122、C123、C124、电阻R62、R68、R69；MAX15024AATB芯片的IN+引脚接入门电路Ⅱ的输出端，GND、FB/SET、IN-、PGND四个引脚接到功率地上，Vcc、DRV两个引脚接到+12V电源，同时Vcc引脚还串联电容C123后接入功率地，DRV串联电容C124后接功率地，引脚REG串联电容C122后接入功率地，P_OUT、N_OUT引脚分别串联电阻R68、R69后分成两路，一路连接至MOSFET管的栅极G引脚，另一路串联电阻R62后接功率地。