CN104281728A - 降低半导体器件功耗的系统及方法 - Google Patents

Abstract

本发明涉及降低半导体器件功耗的系统及方法。一种制作第一时序路径(406,408)的方法包括开发具有第一逻辑电路(406)和第一功能单元(408)的第一时序路径的第一设计，其中第一功能单元包括与第一阱边界间隔开的第一晶体管。所述第一时序路径被分析以确定第一时序路径是否具有正时序余量。如果分析的操作速度显示正时序余量，设计被改变(214)为修改后的设计以通过将第一晶体管移至更靠近第一阱边界来降低第一时序路径的泄漏功耗。而且，通过使用所述修改后的设计来建立第一时序路径以通过降低第一晶体管的功耗来降低第一时序路径的泄漏功耗。

Description

降低半导体器件功耗的系统及方法

技术领域

本公开通常涉及半导体器件，并且更具体地说，涉及降低半导体器件的功耗。

背景技术

半导体集成电路芯片(IC)通常包括支撑了通过各种数据信号路径互连的各种类型的电路，例如随机存取存储器(RAM)、算术逻辑单元(ALU)、复用器(MUX)以及可寻址寄存器的半导体衬底。这些电路通常由各种低电平逻辑电路或“单元”，例如与非(NAND)门、或非(NOR)门、反相器(inverter)门以及各种类型的锁存器和触发器形成。所述单元通常是被互连的，使得各自的输出通过相应的信号路径连接到其它单元的输入。当前可用的大规模IC能够包括数百万的这些单元，其中每个单元包含PMOS和NMOS晶体管。

为了在设计过程中节省时间，低电平逻辑电路的电路表征能够被包括在标准单元库中，其中电路设计者使用交互式设计工作站可以访问该标准单元库。使用作为模块的标准单元设计更复杂的电路。

NMOS晶体管通过在衬底中使用掺杂有P-型材料的阱来构建，而PMOS晶体管通过在衬底中使用掺杂有N-型材料的阱来构建。阱邻近效应(well proximity effect)指的是：位于靠近各自阱边缘的NMOS或者PMOS晶体管表现出与位于远离阱边缘的器件不同的阈值电压以及驱动电流。由一个或多个不同类型的逻辑电路构成的集成电路需要有限的时间量以让信号从电路的输入传播到输出。由具有低阈值电压的NMOS和PMOS晶体管构成的电路表现出快速的响应，但是具有相应高的泄漏。为了降低由泄露电流导致的功耗，阈值电压可以升高，并伴随有器件操作速度的下降。

电路通常具有固定量的时间来进行操作，以满足时序要求。在低时钟速率下，在排布电路以确保满足时序要求方面通常是没有困难的。不过，随着时钟频率变得更高，满足时序要求变得更具挑战性。此外，由于集成电路中器件数量的增加，期望尽可能地节省功率。因此，为了满足时序要求的较高速度和伴随的较高泄露电流与节约电能的努力发生冲突。

附图说明

本公开通过举例的方式说明并且没有被附图所限制，在附图中，类似的参考符号表示相似的元素。附图中的元素说明是为了简便以及清晰，并且不一定按比例绘制。

图1说明了集成电路器件的一部分的实施例，其中该集成电路器件包括阱边缘比阱中心区域掺杂水平更高的衬底。

图2根据本公开的实施例，说明了设计集成电路的方法的实施例的流程图。

图3说明了在集成电路中的时序路径数量与用于该时序路径的可用余量时间(slack time)数量的图表的示例。

图4根据本公开的实施例，说明了使用带有在第一位置处的晶体管的第一单元的第一电路路径和使用在第二位置处的晶体管的第一单元的第二电路路径。

图5说明了图4的第一单元的布局的实施例。

图6说明了图4的第二单元的布局的实施例。

图7说明了可以通过使用图5的第一单元的布局或图6的第二单元的布局来实现的反相器的实施例的示意图。

具体实施例

公开了集成电路的器件及方法的实施例，所述集成电路满足了时序要求，同时利用了阱邻近效应来改变单元库中的晶体管元件的位置。靠近阱边缘的晶体管将具有较慢的响应和较低的泄露电流，同时远离边缘的晶体管将具有较快的响应和较高的泄漏电流。至少一些晶体管的位置可以移动到更靠近阱边缘的地方，直到分配给特定时序路径的大部分可用余量时间被消耗掉。将晶体管的位置调整到更靠近阱边缘在减少晶体管的泄漏的同时增加了阈值电压，从而使得电路满足时序要求，同时还降低了功耗。此外，具有与带有在不同位置的一个或多个部件的另一个单元执行相同功能的标准单元库可以被开发并且被设计者使用以改善在电路设计的任何阶段的功耗，而不需要在单元占用面积(footprint)或布局的金属层布线方面进行改变。在设计的后布线阶段(post route phase)，可以在不修改集成电路现有布线的情况下进行单元交换。

图1说明了集成电路器件100的一部分的实施例，其中该集成电路器件包括阱104边缘比阱104中心区域116具有更高掺杂水平的衬底102。除了阱104，器件100还包括将阱104与另一个阱107分隔开的隔离沟槽106。当阱注入110被执行以建立阱104的时候，光致抗蚀剂108被放置在阱107上。阱104的掺杂水平从阱104的中心区域116中的相对恒定的水平朝着阱104的边缘增加到较高的水平，正如图表114所示的。掺杂水平的增加开始于一个被标记为“最小阱邻近效应”(WPE)的位置，非线性地增加(例如，平方反比(1/x²))到一个中间WPE水平，并且进一步增加直到与阱104边缘相距最小设计规则(minimum design rule)距离。设计规则规定了与阱104、107的边缘的“最小设计规则”距离以阻止不同阱104、107上的电路彼此干扰并且遵守由用来制作器件100的设备所强加的约束。

阱104的掺杂水平的变化是由于光致抗蚀剂108的边缘与衬底102的顶表面成角度。除了垂直注入110以外，光致抗蚀剂108的成角度的侧壁118导致反射的注入离子112在阱104的边缘处渗入衬底102中，而中心区域116仅经受垂直注入110。

本发明所描述的半导体衬底可以是任何半导体材料或材料的组合，例如砷化镓、硅锗、绝缘体上硅(SOI)、硅、单晶硅等等，以及上面的组合。如果阱104是p-阱，可以通过使用一种合适的材料(例如硼)执行注入110、112。如果阱104是n-阱，注入110、112可以通过其它合适的材料(例如磷)被执行。

器件100显示的是处在制作的中间阶段。按照惯例执行的进一步阶段除了其它特征以外还可以包括使用材料(例如介电质、多晶硅和/或金属)层形成栅极堆叠、注入源极/漏极区域，在栅极堆叠周围形成间隔物，硅化源极/漏极区域和栅极堆叠；以及形成到源极/漏极区域和栅极堆叠的导电触点。

图2根据本公开，说明了一种用于设计集成电路的方法200的实施例的流程图。过程204包括识别具有可用的空间以在不改变单元占用面积的情况下调整器件部件(诸如，晶体管中的阱)位置的单元。识别待修改的单元的其它标准可以包括广泛使用的单元，以及通常在关键时序路径以外使用的单元。这些单元经常可以被取代以改变一个电路时序，而不会影响其它电路的时序。即使当部件(例如阱)被重新放置时，单元的占用面积也保持不变，再次避免了改变布线的需要和再次分析新的设计以确定满足时序和性能要求。

过程206包括基于带有修改后的引脚长度的标准单元创建带有器件部件位置的变体的附加单元。例如，标准单元可以包括引脚长度以及位于图1的曲线图114中所示的位于最小WPE距离处的阱的边缘。标准单元的第一变体可以包括修改后的引脚长度以及其边缘位于图1的曲线图114中所示的最小设计规则处的阱。标准单元的第二变体可以包括修改后的引脚长度以及其边缘位于图1的曲线图114中所示的中间WPE距离处的阱。可以创建具有位于其它位置处的阱的标准单元的任何其它数量的变体。

过程207可以包括增加标准单元中的电路部件(例如NMOS和PMOS晶体管)的引脚长度，使得引脚延伸到触点。引脚可以通过相应的触点耦合到输入和输出源极/漏极区域。引脚长度延伸了一个晶体管的有源区域或阱可以位于其上的距离。例如，阱的边缘可以位于在图1的曲线图114中所示的最小设计规则距离和最小WPE距离之间的任何位置。引脚长度被增加使得触点的位置相对于阱的位置保持不变。

过程208包括提取和表征标准单元变体的时序和功耗。时序和功耗特性被用于帮助用户设计和模拟/测试半导体电路的电子设计自动化(EDA)系统中。市售的计算机实现的EDA工具的示例包括Encounter和OrCAD，以及来自加利福尼亚州圣何塞(San Jose)的Cadence设计系统的PSpice工具组。

在过程210中，除了包含了标准单元的库，包含了标准单元变体的库可以用于EDA工具中。标准单元变体库的位置可以在EDA工具中被指定。或者，在受到许可的情况下，标准单元变体可以被添加到现有库中。

过程212可以包括分析集成电路中的各个电路的时序路径，以确定何处的路径的可用时序余量(timing slack)是保持未用的。作为示例，图3显示了y-轴上的集成电路中的时序路径数量对x-轴上的每一个路径的可用时间的图表。在路径中的可用时间或未使用的时间也被称为余量时间(slack time)。具有至少指定数量的余量时间的时序路径可以被认为是候选者，以用标准单元替代标准单元变体。例如，具有至少30％或其它合适阈值的余量时间的时序路径可以被认为是候选者以用于替换。响应较慢并且由于较低泄露电流而使用较少功率的一个或者多个标准单元变体可以替代具有较快响应但是较高泄露电流的相应标准单元。EDA工具可以给设计者提供包括了替代单元的电路的时序路径的时序和功耗以验证满足了时序和性能约束。

过程214包括用附加单元之一替代设计布局中的标准单元。当修改后的单元替代标准单元的时候，由于单元中的唯一变化是部件的位置(例如晶体管与掺杂阱的边界的距离)，金属层中的布线迹线可以保持不变。由于标准单元的替代，该特征减少了迭代时序和性能分析以回收(recover)功率的必要。

图4根据本公开的实施例，说明了使用带有在标准单元边界内的第一位置处的晶体管的第一标准单元404的第一电路路径400和使用带有在标准单元边界内的第二位置处的晶体管的第二标准单元408的第二电路路径405。第一电路路径400包括耦合于第一单元404以在点AB之间建立第一时序路径的第一逻辑电路402。第二电路路径405包括耦合于第二单元408以在点CD之间建立第二时序路径的第二逻辑电路406。第二标准单元408可以是第一标准单元404的变体，这意味着第二标准单元408可以通过使用与第一标准单元404相同的部件来执行相同的功能，但是与第一标准单元404的部件相比，第二标准单元408的一些部件位于相对于阱边界线的不同位置上。

参照图5-图7，图5说明了图4的第一标准单元404的变体在阱边界502内的布局的实施例。图6说明了图4的第二单元408的在阱边界502内的布局的实施例。第一标准单元404具有被边界线501分隔开的第一和第二掺杂阱区域。边界线501被显示为平分阱边界502，但是可以位于为不同类型的器件提供足够空间的其它位置。例如，与P-沟道晶体管相比，N-沟道晶体管可能需要更小的空间，从而边界线501可以相应地被放置。

第一晶体管被布置在第一阱注入区域中并且包括阱或有源区域504、带有到阱504中的第一源极/漏极注入区域(未显示)的电触头518的源极/漏极引脚506、位于阱504上的栅极材料508以及带有到阱504中的第二源极/漏极注入区域(未显示)的电触头520的源极/漏极引脚514。第二晶体管被布置在第二阱注入区域中并且包括阱或有源区域510、带有到阱510中的第一源极/漏极注入区域(未显示)的电触头528的源极/漏极引脚512、位于阱510上的栅极材料508以及带有到阱510中的第二源极/漏极注入区域(未显示)的电触头526的源极/漏极引脚514。引脚514跨越了阱504和阱510之间的距离。输出(Z)耦合于阱504和阱510之间的引脚514，将第一晶体管的源极/漏极区域耦合于第二晶体管的源极/漏极区域。

栅极材料508跨越了阱504和阱510之间的距离并将第一晶体管的栅极耦合于第二晶体管的栅极。在所示的示例中，触点524位于阱504和510之间的栅极材料508上以将输入(A)在引脚516处耦合于晶体管的栅极。栅极材料508可以是包括了多晶硅、金属、和/或其它合适材料的一层或多层栅极材料。第一晶体管可以具有与第二晶体管相反的极性。例如，第一晶体管可以是具有N-型阱的P-沟道晶体管，并且第二晶体管可以是具有P-型阱的N-沟道晶体管。

在第一标准单元404中，阱504和510在单元边界502内彼此尽可能远离。每个引脚506、512、514的长度被选择以跨越一个距离，使得阱504和510在此距离之上从在设计规则内彼此尽可能接近地放置转变到在单元边界和设计规则内彼此尽可能远离地放置。例如，图6说明了作为图5的第一标准单元404的变体的第二标准单元408。第一阱注入区域602和第二阱注入区域604更接近边界线501并且与第一标准单元404的阱504、510相比，彼此更接近。

在图6中，第一晶体管被布置在第一阱注入区域并且包括阱或有源区域602、带有到阱602中的第一源极/漏极注入区域(未显示)的电触头606的源极/漏极引脚506、位于阱602上的栅极材料508以及带有到阱602中的第二源极/漏极注入区域(未显示)的电触头610的源极/漏极引脚514。第二晶体管被布置在第二阱注入区域并且包括阱或有源区域604、带有到阱604中的第一源极/漏极注入区域(未显示)的电触头614的源极/漏极引脚512、位于阱604上的栅极材料508以及带有到阱604中的第二源极/漏极注入区域(未显示)的电触头612的源极/漏极引脚514。引脚514跨越了阱602和阱604之间的距离，并且由于阱602、604彼此更接近，相比于在单元404(图5)中，引脚514在更大程度上重叠阱602和604的一部分。标准单元408的输出(Z)耦合于阱602和604之间的引脚514，将第一晶体管的源极/漏极区域耦合于第二晶体管的源极/漏极区域。栅极材料508跨越了阱602和阱604之间的距离。在引脚516所示的输入(A)处，触点524将第一晶体管的栅极耦合于第二晶体管的栅极。

引脚506、512、514在图5和图6中具有相同的长度和位置，并且足以允许图5的相应触点518、520、526、528以及图6的触点606、610、612、614被放置在得以在单元404和408中实现所需耦合和部件功能的地方。

参照图5、图6和图7，图7说明了可以通过使用图5的第一单元404的布局或图6的第二单元408的布局被实现的反相器700的实施例的示意图。反相器700包括P-沟道晶体管702，其源极触点518或606耦合于引脚506，栅极触点524耦合于引脚516处的输入(A)，以及漏极触点520或610耦合于引脚514处的输出(Z)。反相器700还包括N-沟道晶体管704，其漏极触点526或612耦合于引脚514处的输出(Z)，栅极触点524耦合于引脚516处的输入(A)，以及源极触点528或614耦接于引脚512。当反相器700根据图5的标准单元404被配置的时候，与图6的标准单元408相比，晶体管702、704由于泄露电流将具有快速性能，但是具有相对高的功耗。因此，标准单元变体的提供赋予了设计者通过用相应变体替代标准单元来降低功耗并同时保持在时序约束之内的附加能力。显著的功率回收可以被实现，即使变体仅仅提供最常用的标准单元。

目前应了解，在一些实施例中，一种制作第一时序路径(406、408)的方法可以包括开发具有第一逻辑电路(406)和第一功能单元(408、500)的第一时序路径的第一设计。所述第一功能单元可以包括与第一阱边界(501)间隔开的第一晶体管(704)。所述第一时序路径可以被分析(212)以确定所述第一时序路径是否具有正时序余量。如果分析的操作速度显示正时序余量，将所述设计(214)改变成修改后的设计以通过将所述第一晶体管移至更靠近所述第一阱边界来降低所述第一时序路径的泄漏功耗。可以使用所述修改后的设计(600)来建立所述第一时序路径以通过降低所述第一晶体管的功耗来降低所述第一时序路径的泄漏功耗。

在另一方面，开发所述第一设计的进一步特征在于：所述第一功能单元还包括与所述第一晶体管的类型相反的第二晶体管(702)。

在另一方面，开发所述第一设计的进一步特征在于：第二晶体管处于第二阱内(在501下面)并且与第二阱边界(501)间隔开以降低泄漏电流。

在另一方面，将所述设计改变为修改后的设计的进一步特征在于：将第二晶体管移动至更靠近第二阱边界。

在另一方面，所述第一设计可以是反相器。

在另一方面，改变所述设计还可以包括开发多个所述第一晶体管与所述第一阱边界有多个距离的替代设计(206)，以及选择给所述修改后的设计提供了最少量的正时序余量的其中一个替代设计以在维持足够速度的同时降低泄漏电流。

在另一方面，所述替代设计可以包括多个位置，该多个位置与阱边界有所述多个距离。

在另一方面，所述第一设计可以具有上覆金属互连层结构以及位于所述上覆金属互连层结构上的引脚结构。所述替代设计可以具有所述第一设计的所述上覆金属互连层结构和所述引脚结构以允许在使用现有布线的同时交换单元。

在另一方面，所述第一设计可以具有位于第一有源区域(504)中的第一晶体管以及所述修改后的设计可以具有位于更靠近所述阱边界的第二有源区域(510)中的第一晶体管。

在另一方面，所述第一设计可以是标准单元库的多个设计之一。

在其它实施例中，集成电路可以包括：具有耦合于第一设计(500)的第一单元(404)的第一逻辑电路(402)以建立第一时序路径(A-B)的第一电路。所述第一单元具有与第一阱的边界间隔开的第一晶体管(704)。第二电路可以具有耦合于所述第一设计的第二单元(600)的第二逻辑电路(406)。所述第二单元比所述第一单元慢并且具有类似于所述第一阱的第二阱。所述第二阱具有在位置上类似于所述第一阱的所述边界的边界(图6，501)，并且相比于所述第一单元靠近所述第一阱的所述边界，所述第二单元更靠近所述第二阱的所述边界。

在另一方面，所述第一和第二电路基本上不具有正时序余量。

在另一方面，如果所述第二单元被所述第一单元替代，所述第二电路将具有正时序余量。

在另一方面，所述第一单元可以具有第一组多个晶体管(702、704)以及所述第二单元可以具有第二组多个晶体管(702、704)。所述第一组多个晶体管中的每个晶体管具有相同大小的所述第二组多个晶体管中的相应晶体管。

在另一方面，所述第一单元可以包括第一反相器以及所述第二单元包括第二反相器。

在另一方面，所述第二单元的泄漏可以少于所述第一单元。

在另一方面，所述第二单元可以具有第一N沟道晶体管以及所述第二单元可以具有带有比所述第一N沟道晶体管更高阈值电压的第二N沟道晶体管。

在其它实施例中，一种制作第一时序路径的方法可以包括分析所述第一时序路径(406、408)的第一设计(500)以确定所述第一设计是否导致正时序余量。如果所述第一设计具有正时序余量，在制作所述第二设计(408)之前，通过将所述第一设计的第一晶体管(704)的位置改变到更靠近第一阱边界(501)的位置，来将所述第一设计改变为第二设计(600)以基本上不获得用于所述第一时序路径的正的时序余量。

在另一方面，改变所述第一设计可以包括限定具有以不同程度接近所述阱边界的晶体管的多个设计(204-212)；分析用于正时序余量的所述多个设计；以及选择(214)所述多个设计中的提供在所述第二设计中使用的最小正时序余量的设计。

在另一方面，所述方法还可以包括：通过使用多个不同的标准单元形成多个时序路径；通过识别所述不同的标准单元中的多个可调整的标准单元获得调整后的标准单元(204-210)的库以达到不同的速度，所述不同的标准单元具有相对阱边缘移动的晶体管；以及在针对所述不同的标准单元的所述调整后的标准单元(212)中选择替代以降低正时序余量并且因此降低电流泄漏。

由于实施本公开的装置大部分是由本领域所属技术人员所熟知的电子元件以及电路组成，为了理解以及认识本公开基本概念并且为了不混淆或偏离本发明所教导内容，电路的细节不在比上述所说明的认为有必要的程度更大的任何程度上进行解释。

虽然关于具体导电类型或电位极性描述本公开，技术人员知道导电类型和电位极性可以反转。

此外，在说明书和权利要求中的词语“前面”、“后面”、“顶部”、“底部”、“上面”、“下面”等等，如果有的话，是用于描述性的目的并且不一定用于描述永久性的相对位置。应了解如此使用的词语在适当的情况下是可以互换的使得本发明所描述的实施例，例如能够在其它方向而不是本发明所说明的或以其它方式描述的方向上操作。

此外，本领域所属技术人员将认识到上述操作的功能之间的界限只是说明性的。多个操作的功能可以组合成单一操作，和/或单一操作的功能可以分布于附加操作中。而且，替代实施例可以包括特定操作的多个实例，并且操作的顺序在各种其它实施例中可以改变。

在一个实施例中，图2的方法200可以通过使用计算机系统，例如带有EDA工具的集成电路设计工作站实现。其它实施例可以包括不同类型的计算机系统。计算机系统是信息处理系统，其可以被设计以给予一个或多个用户独立的计算能力。计算机系统可以有很多形式，包括但不限于大型机、小型机、服务器、工作站、个人电脑、笔记本、个人数字助理、电子游戏、汽车和其它嵌入式系统、手机以及各种其它无线设备。典型的计算机系统包括至少一个处理单元、相关的存储器以及多个输入/输出(I/O)器件。

虽然参照具体实施例描述本公开，正如随附权利要求书所陈述的，在不脱离本发明范围的情况下，可以进行各种修改以及变化。因此，说明书以及附图被认为是说明性的而不是狭义性的，并且所有这些修改旨在列入本发明范围内。关于具体实施例，本发明所描述的任何好处、优点或问题解决方案都不旨在被解释为任何或所有权利要求的关键的、必需的、或本质的特征或元素。

正如本公开所使用的，词语“耦合”不旨在限制于直接耦合或机械耦合。

此外，本发明所用的“一(a)”或“一个(an)”被定义为一个或多个。并且，在权利要求中所用的引导词语如“至少一个”以及“一个或多个”不应该被解释为暗示通过不定冠词“一(a)”或“一个(an)”引入的其它权利要求元素将任何包括这些引入的权利要求元素的特定权利要求限制于仅包括一个这样的元素的公开，即使当同一权利要求中包括引导短语“一个或多个”或“至少一个”以及不定冠词，例如“一(a)”或“一个(an)”。定冠词的使用也是如此。

除非另有说明，诸如“第一”以及“第二”的词语是用于任意区分这些词语所描述的元素的。因此，这些词语不一定表示时间或这些元素的其它优先次序。

Claims (20)

1.一种制作第一时序路径的方法，包括：

开发具有第一逻辑电路和第一功能单元的所述第一时序路径的第一设计，其中所述第一功能单元包括与第一阱边界间隔开的第一晶体管；

分析所述第一时序路径以确定所述第一时序路径是否具有正时序余量；以及

如果分析的操作速度显示正时序余量：

将所述设计改变成修改的设计以通过将所述第一晶体管移至更靠近所述第一阱边界来降低所述第一时序路径的泄漏功耗；以及

使用所述修改的设计来建立所述第一时序路径以通过降低所述第一晶体管的功耗来降低所述第一时序路径的泄漏功耗。

2.根据权利要求1所述的方法，其中开发所述第一设计的进一步特征在于：所述第一功能单元还包括与所述第一晶体管的类型相反的第二晶体管。

3.根据权利要求2所述的方法，其中开发所述第一设计的进一步特征在于：所述第二晶体管位于第二阱内并且与第二阱边界间隔开以降低泄漏电流。

4.根据权利要求3所述的方法，其中将所述设计改变为修改的设计的进一步特征在于：将所述第二晶体管移至更靠近所述第二阱边界。

5.根据权利要求4所述的方法，其中所述第一设计是关于反相器的。

6.根据权利要求1所述的方法，其中将所述设计改变还包括开发所述第一晶体管与所述第一阱边界有多个距离的多个替代设计，以及选择所述替代设计中给所述修改的设计提供了最少量的正时序余量的一个以在维持足够速度的同时降低泄露电流。

7.根据权利要求5所述的方法，其中所述替代设计包括具有相距所述阱边界所述多个距离的多个位置。

8.根据权利要求6所述的方法，其中所述第一设计具有上覆金属互连层结构和位于所述上覆金属互连层结构上的引脚结构，其中所述替代设计具有所述第一设计的所述上覆金属互连层结构和所述引脚结构以允许在使用现有布线的同时交换单元。

9.根据权利要求8所述的方法，其中所述第一设计具有位于第一有源区域中的所述第一晶体管并且所述修改的设计具有位于更靠近所述阱边界的第二有源区域中的所述第一晶体管。

10.根据权利要求1所述的方法，其中所述第一设计是标准单元库的多个设计中的一个。

11.一种集成电路，包括：

第一电路，其具有耦合于第一设计的第一单元的第一逻辑电路以建立第一时序路径，其中所述第一单元具有与第一阱的边界间隔开的第一晶体管；

第二电路，其具有耦合于所述第一设计的第二单元的第二逻辑电路；其中

所述第二单元比所述第一单元慢；

所述第二单元具有类似于所述第一阱的第二阱；

所述第二阱的边界在位置上类似于所述第一阱的所述边界；以及

相比于所述第一单元靠近所述第一阱的所述边界，所述第二单元更靠近所述第二阱的所述边界。

12.根据权利要求11所述的集成电路，其中所述第一电路和所述第二电路基本上不具有正时序余量。

13.根据权利要求12所述的集成电路，其中如果所述第二单元被所述第一单元所替代，所述第二电路将具有正时序余量。

14.根据权利要求13所述的集成电路，其中所述第一单元具有第一多个晶体管并且所述第二单元具有第二多个晶体管，其中所述第一多个晶体管中的每个晶体管具有相同大小的所述第二多个晶体管中的相应晶体管。

15.根据权利要求11所述的集成电路，其中所述第一单元包括第一反相器并且所述第二单元包括第二反相器。

16.根据权利要求11所述的集成电路，其中所述第二单元的泄漏小于所述第一单元。

17.根据权利要求11所述的方法，其中所述第二单元具有第一N沟道晶体管并且所述第二单元具有带有比所述第一N沟道晶体管更高的阈值电压的第二N沟道晶体管。

18.一种制作第一时序路径的方法，包括：

分析用于所述第一时序路径的第一设计以确定所述第一设计是否导致正时序余量；以及

如果所述第一设计具有正时序余量：

通过将所述第一设计的第一晶体管的位置改变为更靠近第一阱边界的位置，将所述第一设计改变为第二设计以基本上不获得用于所述第一时序路径的正时序余量；以及

制作所述第二设计。

19.根据权利要求18所述的方法，其中将所述第一设计改变包括：

限定具有以不同程度接近所述阱边界的晶体管的多个设计；

分析用于正时序余量的所述多个设计；

选择所述多个设计中的提供了在所述第二设计中使用的最小正时序余量的设计。

20.根据权利要求19所述的方法，还包括：

使用多个不同的标准单元来形成多个时序路径；

通过识别所述不同的标准单元的多个可调整的标准单元来获得调整的标准单元的库，所述不同的标准单元具有相对阱边缘移动的晶体管以达到不同的速度；以及

针对所述不同的标准单元在所述调整的标准单元之中选择替代以降低正时序余量并从而降低电流泄漏。