CN104267911A - 数据存储控制器及其数据处理方法 - Google Patents

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Abstract

本发明公开了一种数据存储控制器及其数据处理方法。其中，数据存储控制器包括：数据收发接口，用于接收第一数据，第一数据为用于待处理的数据；处理模块，与数据收发接口相连接，处理模块为通过现场可编程门阵列形成的处理模块，用于对第一数据进行预设处理，得到第二数据；以及数据存储接口，与处理模块相连接，用于将第二数据输出到存储介质，存储介质用于存储第二数据。通过本发明，解决了现有技术中对海量数据存储的效率低的问题，达到了提高海量数据存储的效率的目的。

Description

数据存储控制器及其数据处理方法
技术领域
本发明涉及服务器领域，具体而言，涉及一种数据存储控制器及其数据处理方法。
背景技术
近年来由于DNA测序、云计算、电子商务等应用产生了海量数据的处理需求(传输、分析运算、存储、加解密等)，如一家基因测序公司每天DNA数据增加约4TB，总数据量是几百个PB，进行分析所需要的服务器的数据读写流量大于20Gbps，这些需求对于目前普通的服务器及存储设备都是无法有效满足的。
类似DNA数据等数据具有非常高的重复性(大约99.5％都是相同)，在存储DNA序列数据的时候，理论上应该能对其进行高压缩比的重复数据删除(Deduplicate)处理。目前，市面上服务器单机的网络接口、CPU、内存的配置有限(比如100-1000Mbps，4-8核，16GB)，如需要对数据进行压缩或重复数据删除处理，读写时间及CPU的负荷将大幅度增加，导致数据分析所需要的时间大幅增加。如图1所示，海量的DNA数据先从网口通过服务器PCI网卡驱动，传到服务器内存，然后由服务器主机CPU执行相关的应用算法将其改变(重复数据删除及复原)，再存放到服务器内存，最后由PCI存储控制器的驱动转换成SCSI底层数据，存到磁盘阵列。对海量数据进行压缩或去重复数据删除处理时，读写时间及CPU的负荷将大幅度增加，导致数据分析所需要的时间大幅增加、效率低，系统反应慢。
目前，服务器主机板的构架是基于个人计算机，通过PCI总线与网络接口和存储设备接口进行数据传输，并不适合用于处理高速高通的网络存储设备。例如，使用目前市场上的服务器(Intel X86，AMD及IBM Power主机构架)对DNA数据进行去重的处理，海量的DNA数据通常要多次通过主机板的PCI总线、CPU和内存，由于受到主机板的PCI总线、CPU和内存的限制，DNA数据的存储设备效率都非常低，导致DNA测序存储设备投资占DNA测序系统的很大部分，而且由于DNA数据量的增加，这个投资比例将越来越大。
综上可以看出，由于主机板的PCI总线、CPU和内存的限制，现有的服务器架构存在对海量数据存储的效率低的问题。
针对现有技术中对海量数据存储的效率低的问题，目前尚未提出有效的解决方案。
发明内容
本发明的主要目的在于提供一种数据存储控制器及其数据处理方法，以解决对海量数据存储的效率低的问题。
为了实现上述目的，根据本发明的一个方面，提供了一种数据存储控制器。根据本发明的数据存储控制器包括：数据收发接口，用于接收第一数据，第一数据为用于待处理的数据；处理模块，与数据收发接口相连接，处理模块为通过现场可编程门阵列形成的处理模块，用于对第一数据进行预设处理，得到第二数据；以及数据存储接口，与处理模块相连接，用于将第二数据输出到存储介质，存储介质用于存储第二数据。
进一步地，数据收发接口为光电接口。
进一步地，数据存储接口包括串行连接小型计算机系统接口。
进一步地，现场可编程门阵列用于整合处理所述第一数据的底层算法。
进一步地，处理模块包括存储控制子模块，与数据存储接口相连接，用于将第二数据转化为底层数据，数据存储接口还用于输出底层数据。
为了实现上述目的，根据本发明的另一方面，提供了一种用于上述数据存储控制器的数据处理方法。根据本发明的数据处理方法包括：接收第一数据，第一数据为用于待处理的数据；通过现场可编程门阵列形成的处理模块对第一数据进行预设处理，得到第二数据；以及输出第二数据。
进一步地，预设处理包括去重处理和/或加密处理。
进一步地，在输出第二数据之后，数据处理方法还包括：存储介质存储第二数据。
进一步地，在输出第二数据之后，数据处理方法还包括：将第二数据转化为底层数据；以及输出底层数据，存储介质存储输出的底层数据。
通过本发明，采用FPGA形成的处理模块，对第一数据进行处理，使得对海量数据进行存储的过程中，不再受制与服务器的内存和CPU的运算能力的限制，直接通过处理模块对海量数据进行处理，解决了现有技术中对海量数据存储的效率低的问题，达到了提高海量数据存储的效率的目的。
附图说明
构成本申请的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1是根据现有技术中服务器数据处理的流程图；
图2是根据本发明实施例的数据存储控制器的结构框图；
图3是根据本发明实施例优选的数据存储控制器的结构框架图；
图4是根据本发明实施例另一可选的数据存储控制器的结构框架图；以及
图5是根据本发明实施例用于数据存储控制器的数据处理方法的流程图。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
本发明实施例提供了一种数据存储控制器，该数据存储控制器可以用于对海量数据进行实时处理和存储。
图2是根据本发明实施例的数据存储控制器的结构框图。如图2所示，该数据存储控制器包括：数据收发接口10、处理模块20和数据存储接口30。
数据收发接口10用于接收第一数据，该第一数据为待处理的数据。
第一数据可以是任何数据，这里的第一数据特指海量数据，例如DNA数据等，预设处理可以是任意的对数据进行的处理，例如对数据进行去重处理、压缩处理、加密处理等等。
处理模块20与数据收发接口10相连接，该处理模块20为通过现场可编程门阵列(FPGA)形成的处理模块，用于对第一数据进行预设处理，得到第二数据。
FPGA(Field－Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。通过对FPGA进行编程实现对数据处理的功能，形成处理模块20。可以根据不同的数据处理，编程实现不同的处理模块20，这样可以满足对数据处理的不同需求。
第二数据为对第一数据进行预设处理后的数据，其中，预设处理可以是去重处理，可以是加密处理，也可以是根据需要预设设置在FPGA中其他的处理方式，例如，对于当第一数据为DNA数据时，则第二数据可以是对DNA数据进行去重处理后的数据。
本发明实施例中，通过采用FPGA形成的处理模块对第一数据进行处理，无需将数据缓存到服务器的内存中，也无需通过服务器的CPU来对第一数据进行存储，从而避免由于服务器的内存和CPU对数据处理的限制。
数据存储接口30与处理模块20相连接，用于将第二数据输出至存储介质40。
在处理模块20对第一数据进行处理得到第二数据之后，通过数据存储接口30将第二数据存储到存储介质40中。
根据本发明实施例，通过采用FPGA形成的处理模块，对第一数据进行处理，使得对海量数据进行存储的过程中，不再受制于服务器的内存和CPU的运算能力的限制，直接通过处理模块对海量数据进行处理，现有技术中对海量数据存储的效率低的问题，达到了提高海量数据存储的效率的目的。
本发明实施例，可以通过FPGA来整合大数据存储通常需要的一些底层算法，比如在扇区上压缩，加密，去重复等等算法。这些算法通常需要在CPU上面逐个进行，不但耗费CPU，而且会饱和通信频道。采用FPGA来整合这些算法能够提高数据存储的效率。
通常，压缩或加密处理将产生中间数据，比如将10G文件压缩成5G，那么需要15G的存储空间。在使用的时候还需要把5G的文件先复原到10G，还是需要15G。本发明实施例通过采用FPGA来处理数据，实现inline实时透明压缩和加密，只需要5G的存储。加密及压缩可以同时在FPGA模块上进行，不需要存储中间数据。
优选地，数据收发接口为光电接口。
数据收发接口可以是光纤网络接口，例如，SFP或者ethernet光纤网络接口，SFP(Small Form-factor Pluggables)可以简单的理解为GBIC的升级版本。其中，GBIC(Gigabit Interface Converter的缩写)是将千兆位电信号转换为光信号的接口器件。GBIC设计上可以为热插拔使用。GBIC是一种符合国际标准的可互换产品。SFP模块体积比GBIC模块减少一半，可以在相同面板上配置多出一倍以上的端口数量。
由于SFP光纤网络接口的单元流量达到4x10Gbps，因此可以大大提高数据流量，进而提高数据存储的效率。对于海量数据而言，具有明显地提高数据存储的效率。
优选地，数据存储接口包括串行连接小型计算机系统接口即SAS接口。
SAS是新一代的SCSI技术，和现在流行的Serial ATA(SATA)硬盘相同，都是采用串行技术以获得更高的传输速度，并通过缩短连结线改善内部空间等。SAS是并行SCSI接口之后开发出的全新接口。此接口的设计是为了改善存储系统的效能、可用性和扩充性，提供与串行ATA(Serial ATA，缩写为SATA)硬盘的兼容性。
SAS的接口技术可以向下兼容SATA。SAS系统的背板(Backpanel)既可以连接具有双端口、高性能的SAS驱动器，也可以连接高容量、低成本的SATA驱动器。
由于SAS存储接口的单元流量达到4x6Gbps(SSD磁盘)，因此，可以大大提高数据存储的速度，提高数据存储的效率。
优选地，存储介质包括磁盘阵列。
优选地，现场可编程门阵列采用Kintex晶片。使用Xilinx目前最高性能的Kintex晶片(超过400k门，大于600Gbps)。
使用高性能Xilinx的光纤网络接口IPCore，具有极高可靠性。基于FPGA的并行及Pipeline构架，排除现有服务器构架对数据流的瓶颈，大幅提高数据流量。
优选地，处理模块包括存储控制子模块，与存储器相连接，用于将第二数据转化为底层数据，并输出给存储器。存储控制子模块类似于现有技术中的存储控制器。本发明实施例中，将存储控制器集成在采用FPGA形成的处理模块中。
下面结合图3和图4对本发明实施例进行详细描述。
如图3所述，当第一数据为DNA数据时，SEP接收该数据，SFP光纤接口逻辑核进行预处理后，再经过DNA数据去重及复原逻辑核也及是处理模块，进行去重或者复原处理。去重处理或者复原处理后的数据经过iSCSI逻辑核和SAS控制逻辑核处理后输出至磁盘(Disk)阵列等存储介质进行存储。其中，服务器主机CPU仅对数据处理过程进行控制，数据无需经过CPU进行运算处理。
图4与图3类似，主要区别在于将图3中DNA数据去重及复原处理变成加密处理，其中，加密处理可以是采用AES算法的加密处理。具体地处理过程与图3所示的DNA数据处理类似，这里不做赘述。
ISCSI技术是一种由IBM公司研究开发的，是一个供硬件设备使用的可以在IP协议的上层运行的SCSI指令集，这种指令集合可以实现在IP网络上运行SCSI协议，使其能够在诸如高速千兆以太网上进行路由选择。iSCSI技术是一种新储存技术，该技术是将现有SCSI接口与以太网络(Ethernet)技术结合，使服务器可与使用IP网络的储存装置互相交换资料。
PCIE即PCI-Express的缩写，是一种总线和接口标准，PCIe属于高速串行点对点双通道高带宽传输。
本发明实施例是一块围绕Xilinx的FPGA晶片(Xilinx最高速的K-7)打造的高速高通网络存储控制器，通过把网络加解包、4条10Gbps SFP高速网络及高速存储(SAS)接口等的FPGA逻辑核集成到一起形成处理模块，并通过FPGA的并行处理及Pipeline构架，使得存储设备的数据流被大幅度的简化，从而达到流量的大幅提高和几乎没有延迟的处理与高速高通存储。
本发明实施例提供了一种用于数据存储控制器的数据处理方法。该数据处理方法可以用于本发明实施例的数据存储控制器，发明实施例的数据存储控制器也可以用于执行本发明实施例的数据处理方法。
图5是根据本发明实施例的用于数据存储控制器的数据处理方法的流程图。如图5所示，该数据处理方法包括步骤如下：
步骤S502，接收第一数据，第一数据为待处理的数据。
步骤S504，通过现场可编程门阵列形成的处理模块对第一数据进行预设处理，得到第二数据。
步骤S506，输出第二数据。
第一数据可以是任何数据，这里特指海量数据，例如DNA数据等，预设处理可以是任意的对数据进行的处理，例如对数据进行去重处理、压缩处理、加密处理等等。
FPGA(Field－Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。通过对FPGA进行编程实现对数据处理的功能，形成处理模块20。可以根据不同的数据处理，编程实现不同的处理模块20，这样可以满足对数据处理的不同需求。
第二数据为对第一数据进行处理后的数据，例如，对于当第一数据为DNA数据时，则第二数据可以是对DNA数据进行去重处理后的数据。
本发明实施例中，通过采用FPGA形成的处理模块对第一数据进行处理，无需将数据缓存到服务器的内存中，也无需通过服务器的CPU来对第一数据进行存储，从而避免由于服务器的内存和CPU对数据处理的限制。
根据本发明实施例，通过采用FPGA形成的处理模块，对第一数据进行处理，使得对海量数据进行存储的过程中，不再受制与服务器的内存和CPU的运算能力的限制，直接通过处理模块对海量数据进行处理，现有技术中对海量数据存储的效率低的问题，达到了提高海量数据存储的效率的目的。
优选地，预设处理包括去重处理和/或加密处理。当然还可以是根据需要设置的其他处理方式。
优选地，在输出第二数据之后，数据处理方法还包括：存储介质存储第二数据。
优选地，在输出第二数据之后，数据处理方法还包括：将第二数据转化为底层数据；以及输出底层数据，存储介质存储输出的底层数据。
综上，本发明实施例能够达到以下效果：
通过把网络接口控制器和高速存储控制器的功能集成到一个基于FPGA的并行控制器，使得其成本是市面上相同参数的网卡+存储控制器价格的1/5。
存储数据不通过服务器PCI总线及CPU和内存，可以将中档存储设备升级到高速高通的高档存储设备。
使用高速FPGA晶片，在一块板子上同时实现4x10Gbps的网络，16Gbps的SAS存储，及50倍的DNA序列数据压缩。
由于不需要单独的高速网络接口卡和专用的高速存储控制器，降低了成本。
基于FPGA的云加速器具有高度可扩展性，通过重新编程，可实现不同类型的海量数据处理应用，比如在FPGA的并行Pipeline数据流中直接进行SCSI底层的去重复算法实施，可以达到其他存储设备不具备的高倍率压缩。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种数据存储控制器，其特征在于，包括：
数据收发接口，用于接收第一数据，所述第一数据为待处理的数据；
处理模块，与所述数据收发接口相连接，所述处理模块为通过现场可编程门阵列形成的处理模块，用于对所述第一数据进行预设处理，得到第二数据；以及
数据存储接口，与所述处理模块相连接，用于将所述第二数据输出到存储介质，所述存储介质用于存储所述第二数据。
2.根据权利要求1所述的数据存储控制器，其特征在于，所述数据收发接口为光电接口。
3.根据权利要求1所述的数据存储控制器，其特征在于，所述数据存储接口包括串行连接小型计算机系统接口。
4.根据权利要求1所述的数据存储控制器，其特征在于，所述现场可编程门阵列用于整合处理所述第一数据的底层算法。
5.根据权利要求1所述的数据存储控制器，其特征在于，所述处理模块包括存储控制子模块，与所述数据存储接口相连接，用于将所述第二数据转化为底层数据，所述数据存储接口还用于输出所述底层数据。
6.一种用于权利要求1至5任一项所述的数据存储控制器的数据处理方法，其特征在于，包括：
接收第一数据，所述第一数据为用于待处理的数据；
通过现场可编程门阵列形成的处理模块对所述第一数据进行预设处理，得到第二数据；以及
输出所述第二数据。
7.根据权利要求6所述的数据处理方法，其特征在于，所述预设处理包括去重处理和/或加密处理。
8.根据权利要求6所述的数据处理方法，其特征在于，在输出所述第二数据之后，所述数据处理方法还包括：
存储介质存储所述第二数据。
9.根据权利要求6所述的数据处理方法，其特征在于，在输出所述第二数据之后，所述数据处理方法还包括：
将所述第二数据转化为底层数据；以及
输出所述底层数据，存储介质存储输出的底层数据。
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