CN104158652A - 基于数据冗余实时检错机制的循环展开结构aes加/解密电路 - Google Patents
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Abstract
本发明公开了一种基于数据冗余实时检错机制的循环展开结构AES加/解密电路，用于抵御错误注入攻击或用于提高在极端应用环境中的电路可靠性。电路包括AES加/解密单元和检测单元两部分，AES加/解密单元为循环展开结构，由Nk个轮变换单元和两个二选一选择器构成，检测单元由Nk个比较器构成。AES加/解密单元在数据处理过程中采用数据冗余处理技术，由相邻的两级轮变换单元对每组数据进行两次相同的运算，检测单元中的比较器对两次运算结果进行比较，如果运算结果相同则AES加/解密单元工作正常，如果不相同，则AES加/解密单元发生错误。与传统的结构冗余检错机制相比，采用数据冗余检错机制能够极大减少电路面积。
Description
技术领域
本发明属于密码电路实现技术领域，特别是涉及一种基于数据冗余实时检错机制的循环展开结构AES加/解密电路。
背景技术
AES（Advanced Encryption Standard，高级加密标准）是由美国国家标准与技术研究院2001年制定的新一代分组对称密码算法，用于取代原来的DES（Data Encryption Standard，数据加密标准）。AES密码算法的数据分组长度为128比特，密钥长度有128，192和256比特三种。AES规定，根据这三种不同的密钥长度，加密过程分别需要进行10，12和14轮轮变换运算，每一个轮变换运算又包括字节替换，行移位，列混合和密钥加四个子运算，除了最后一轮。为了消除对称性，最后一轮轮变换不包含列混合运算，并且在第一轮轮变换运算之前加上一次密钥加运算。AES解密过程为加密过程的逆过程，因此也分别需要进行10，12和14轮轮变换运算，且每一轮轮变换包括逆字节替换，逆行移位，逆列混合和逆密钥加四个子运算，除了第一轮。第一轮轮变换不包括逆列混合运算，在最后一轮运算结束后还需要加上一次逆密钥加运算。
根据不同的应用需求，AES采用不同的实现架构。参见图1，AES加/解密电路实现架构一般可分为两种：循环展开结构和全展开结构。循环展开结构中使用了N k （1≤N k ≤N r , N r =10/12/14）个轮变换单元（包括独立的密钥加运算），与全展开结构相比，循环展开结构需要更小的电路面积，特别是当N k =1时（N k =1时又称为全循环结构），循环展开结构具有最小的电路面积。但循环展开结构需要迭代?N r /N k ?次才能得到最终结果，因此数据处理速度比较低。循环展开结构用于要求电路面积小、数据速率不高的场合，如无线传感网，RFID等。循环展开结构还可以根据具体应用需求对电路面积和速度的进行折衷。全展开结构使用了N r +1个轮变换电路单元，电路面积大，但数据不需要反馈，数据处理速度高。全展开结构还可以通过增加流水线级数的方式来加快数据处理速度。全展开结构适用于高速数据实时处理场合，如实时视频信号传输等。
错误注入攻击是一类针对密码系统旁路攻击方式，攻击者通过电磁、激光等手段向密码硬件电路中注入错误，使密码设备产生错误消息，因而使解密方得不到正确的信息认证而拒绝服务，更进一步，攻击者可以通过差分错误分析得到系统密钥。另外一些极端条件应用环境，如高空环境、深海环境，对设备要求可靠性较高。
针对错误注入攻击，以及一些极端条件应用环境对设备高可靠性的要求，传统的解决方案主要采用结构冗余检错机制，即将采用多个相同功能的电路，同时对同一组数据进行处理，并将结果数据进行比较。一个简单的结构冗余检错机制的电路原理框图如图2所示，电路1和电路2具有相同的运算功能，电路1和电路2对数据A同时进行处理，比较器对电路1和电路2的输出结果进行比较，如果电路1和电路2的输出结果相同，则电路工作正常，如果电路1和电路2的输出结果不同，则电路工作发生异常。结构冗余检错机制需要增加大量冗余电路来实现检错功能。
发明内容
本发明针对背景技术中结构冗余检错机制需要增加大量冗余电路来实现检错功能的技术问题，提出了一种基于数据冗余实时检错机制的循环展开结构AES加/解密电路，用于抵御错误注入攻击和提高AES密码电路可靠性。
本发明为解决上述技术问题所采用的技术方案如下：
一种基于数据冗余实时检错机制的循环展开结构AES加/解密电路，包括AES加/解密单元和检测单元，以及数据输入端口、检测输出端口和数据输出端口；
所述AES加/解密单元由N k 个轮变换单元和两个二选一选择器构成，所述两个二选一选择器分别为第一选择器、第二选择器；2≤N k ≤N r +1，N r 为AES标准所规定的轮变换运算数量；
其中，所述数据输入端口分别与第一选择器的一个输入端、第二选择器的一个输入端相连接，第一选择器的另一个输入端与第N k 轮变换单元的输出端相连接，第一选择器的输出端与第一轮变换单元的输入端相连接；第一轮变换单元的输出端与第二选择器的另一个输入端相连接，第二选择器的输出端与第二轮变换单元的输入端相连接；第i轮变换单元的输入端与第i?1轮变换单元的输出端相连接，第i轮变换单元的输出端与第i+1轮变换单元的输入端相连接，其中3≤i≤N k –1；所有轮变换单元的输出端都与检测单元相连接；第m轮变换单元的输出端还与数据输出端口相连接，其中m=mod((N r +1)/N k )+1；
AES加/解密单元在数据处理过程中采用数据冗余处理技术，由相邻的两级轮变换单元对每组数据进行两次相同的运算，检测单元对两次运算结果进行比较，如果运算结果相同则AES加/解密单元工作正常，如果不相同，则AES加/解密单元发生错误；检测单元在每个时钟周期对每组数据的处理结果进行检测，检测结果通过检测输出端口输出。
进一步的，作为本发明的AES加/解密电路，所述检测单元由N k 个比较器构成；第j比较器的一个输入端与第j轮变换单元的输出端相连接，另一个输入端与第j+1轮变换单元的输出端相连接，其中1≤j＜N k ；第N k 比较器的一个输入端与第N k 轮变换单元的输出端相连接，另一个输入端与第一轮变换单元的输出端相连接；所有比较器的输出端都与检测输出端口相连接。
进一步的，作为本发明的AES加/解密电路，所述轮变换单元为可重构轮变换单元。
进一步的，作为本发明的AES加/解密电路，所述轮变换单元由字节替换/逆字节替换运算单元、行移位/逆行移位运算单元、列混合/逆列混合运算单元、三选一选择器和密钥加运算单元构成；其中，外部数据输入端分别与字节替换/逆字节替换运算单元的输入端、三选一选择器的第一输入端相连接，字节替换/逆字节替换运算单元的输出端与行移位/逆行移位运算单元的输入端相连接；行移位/逆行移位运算单元的输出端分别与列混合/逆列混合运算单元的输入端、三选一选择器的第二输入端相连接；列混合/逆列混合运算单元的输出端与三选一选择器的第三输入端相连接；三选一选择器的输出端与密钥加运算单元的输入端相连接；密钥加运算单元的输出端与数据输出端相连接；通过三选一选择器对数据通路的选择，分别实现密钥加运算、轮变换运算和末轮轮变换运算三种功能。
进一步的，作为本发明的AES加/解密电路，所述轮变换单元之间采用流水线数据处理方式，最多能够同时处理N b 组数据，其中N b =?N k /2?。
本发明采用以上技术方案，具有以下技术效果：
（1）轮变换单元数量可以根据不同的应用需求进行选择，从而保证在满足数据速率要求下，电路面积达到最小。
（2）检测单元可以检测到每个轮变换单元是否运行正常。
（2）及时发现电路运行错误，避免错误信息传输，提高信息有效性和可靠性。
（3）抵御错误注入攻击。当有错误注入时，及时发现错误，并通知管理系统。管理系统停止加解密运算或采取其它有效措施，防止密钥泄露。
本发明采用基于数据冗余实时检错机制的循环展开结构AES加/解密电路，与结构冗余检错机制相比，数据冗余检错机制极大减少了冗余电路面积。
附图说明
图1为AES加/解密电路实现的基本结构：(a) 循环展开结构；(b) 全展开结构。
图2为一个简单的结构冗余检错机制的电路原理框图。
图3为本发明所提出的基于数据冗余实时检错机制的循环展开结构AES加/解密电路。
图4为本发明中的可重构轮变换单元电路结构。
图5为N k =2时的本发明电路结构。
图6为N k =2，N r =10时电路进行加密运算的时序图。
图7为N k =4，N r =10时本发明电路结构。
图8为N k =4，N r =10时电路进行解密运算的时序图。
图中标号：1-AES加/解密单元；2-检测单元。
具体实施方式
下面参照附图并结合具体实施例对本发明作进一步的描述。
本发明将不包括列混合（逆列混合）运算的轮变换运算称之为末轮轮变换运算。本发明还将独立于轮变换运算之外的密钥加运算作为一轮特殊的轮变换运算。由于逆密钥加运算和密钥加运算操作相同，本发明统一称为密钥加运算。
参见图3，一种基于数据冗余实时检错机制的循环展开结构AES加/解密电路，包括AES加/解密单元1和检测单元2两部分，电路还包括数据输入端口、检测输出端口和数据输出端口。
其中AES加/解密单元1用于实现AES加/解密运算，如图3所示，AES加/解密单元1由N k （其中2≤N k ≤N r +1，N r 为AES标准所规定的轮变换运算数量）个轮变换单元（轮变换1，轮变换2，…，轮变换N k ）、两个二选一选择器（选择器1、选择器2）构成。其中，选择器1的一个输入端与数据输入端口相连接，另一个输入端与轮变换单元N k 的输出端相连接，选择器1的输出端与轮变换单元1的输入端相连接；选择器2的一个输入端与数据输入端口相连接，另一个输入端与轮变换单元1输出端相连接，选择器2的输出端与轮变换单元2的输入端相连接；轮变换单元2的输出端与轮变换单元3的输入端相连接；轮变换单元i(其中3＜i≤N k –1)的输入端与轮变换单元i?1的输出端相连接，轮变换单元i的输出端与轮变换单元i+1的输入端相连接；轮变换单元N k 的输入端与轮变换单元N k ?1的输出端相连接；所有轮变换单元的输出端都与检测单元相连接；轮变换单元m（其中m=mod((N r +1)/N k )+1）的输出端还与数据输出端口相连接。
本发明的轮变换单元采用可重构轮变换单元，参见图4，图4为本发明所使用的可重构轮变换单元的电路结构。可重构轮变换单元可以实现密钥加运算、轮变换运算和末轮轮变换运算三种运算功能；轮变换单元由字节替换/逆字节替换运算单元、行移位/逆行移位运算单元、列混合/逆列混合运算单元、三选一选择器和密钥加运算单元构成；字节替换/逆字节替换运算单元的输入端与数据输入端相连接，输出端与行移位/逆行移位运算单元输入端相连接；行移位/逆行移位运算单元的输出端与列混合/逆列混合运算单元的输入端，以及三选一选择器的一个输入端相连接；列混合/逆列混合运算单元输出端与三选一选择器的第二个输入端相连接；三选一选择器的第三个输入端与数据输入端相连接，三选一选择器的输出端与密钥加运算单元的输入端相连接；密钥加运算单元的输出端与数据输出端相连接；通过三选一选择器对数据通路的选择，轮变换单元分别实现密钥加运算、轮变换运算和末轮轮变换运算三种功能。
检测单元2用于检测AES加/解密单元1工作是否正常，如图3所示，检测单元2由N k 个比较器（比较器1，比较器2，…，比较器N k ）构成。比较器j(其中1≤j≤N k ?1)的一个输入端与轮变换单元j的输出端相连接，另一个输入端与轮变换单元j+1的输出端相连接；比较器N k 的一个输入端与轮变换单元N k 的输出端相连接，另一个输入端与轮变换单元1的输出端相连接；所有比较器的输出端都与检测输出端口相连接。检测单元2在每个时钟周期对每组数据的处理结果进行检测，检测结果通过检测输出端口输出。
参见图5，图5为本发明N k =2时具体电路实现结构，当N k =2时是本发明最简电路结构形式。当N k =2时，检测单元2只需要一个比较器构成，AES加/解密单元1由两个轮变换单元（轮变换单元1和轮变换单元2）和两个二选一选择器（选择器1和选择器2）构成。当N k =2时，两个轮变换单元输出数据相同，数据输出端口与轮变换单元2输出端相连接。
参见图6，图6为N k =2，N r =10时电路进行加密运算的时序图，N k =2时电路只能处理一组数据。图中RT x ()表示第x轮轮变换运算，其中RT0()为密钥加运算，RT10()为末轮轮变换运算，E 1为数据B 1加密结果，D为检测单元2的检测结果。如图6所示，在时钟周期l，电路从数据输入端口输入数据B 1，并对数据B 1进行加密运算，由相邻的两级轮变换单元对数据B 1进行两次相同的运算。在时钟周期l+10，加密运算完成，并从数据输出端口输出加密结果E 1。检测单元2在每个时钟周期都对轮变换1和轮变换2输出结果进行比较，并将检测结果D从检测输出端口输出。
参见图7，图7为本发明N k =4，N r =10时，本发明具体电路实现结构。如图7所示，检测单元2由四个比较器（比较器1，比较器2，比较器3和比较器4）构成，AES加/解密单元1由四个轮变换单元（轮变换1，轮变换2，轮变换3和轮变换4）和两个二选一选择器（选择器1和选择器2）构成。当N k =4，N r =10时，数据输出端口与轮变换单元4相连接。
参见图8，图8为N k =4，N r =10时，电路进行解密运算时的时序图，N k =4时电路可以同时处理两组数据。图中RT x ()表示第x轮轮变换运算，x＝0,1,2…10，其中RT10()为末轮轮变换运算，RT0()为密钥加运算，B y 为数据E y 解密结果，y＝1,2；D z 为检测单元2中比较器z的检测结果，z＝1,2,3,4。如图8所示，在时钟周期l，电路从数据输入端口输入第一组数据E 1，并对E 1进行解密运算，相邻的两级轮变换单元对数据E 1进行两次相同的运算。在时钟周期l+2，电路从数据输入端口输入第二组数据E 2，并对E 2进行解密运算，相邻的两级轮变换单元对数据E 2进行两次相同的运算。在时钟周期l+10，数据E 1解密运算完成，并从数据输出端口输出解密结果B 1。在时钟周期l+12，数据E 2解密运算完成，并从数据输出端口输出解密结果B 2。从时钟周期l开始，比较器1、比较器2、比较器3和比较器4轮流检测数据E 1处理结果，直至时钟周期l+10，数据E 1解密运算完成；从时钟周期l+2开始，比较器1、比较器2、比较器3和比较器4轮流检测数据E 2处理结果，直至时钟周期l+12，数据E 2解密运算完成。
本发明已参照当前的实施方式进行了描述，未详细说明部分属本领域技术人员公知常识。本技术领域的普通技术人员应当认识到，上述实施方式仅用来说明本发明，并非用来限定本发明的保护范围，任何在本发明的精神和原则范围之内，所做的任何修饰、等效替换、改进，均应包含在本发明的权利保护范围之内。
Claims (5)
1.一种基于数据冗余实时检错机制的循环展开结构AES加/解密电路，包括AES加/解密单元和检测单元，以及数据输入端口、检测输出端口和数据输出端口；其特征在于：
所述AES加/解密单元由N k 个轮变换单元和两个二选一选择器构成，所述两个二选一选择器分别为第一选择器、第二选择器；2≤N k ≤N r +1，N r 为AES标准所规定的轮变换运算数量；
其中，所述数据输入端口分别与第一选择器的一个输入端、第二选择器的一个输入端相连接，第一选择器的另一个输入端与第N k 轮变换单元的输出端相连接，第一选择器的输出端与第一轮变换单元的输入端相连接；第一轮变换单元的输出端与第二选择器的另一个输入端相连接，第二选择器的输出端与第二轮变换单元的输入端相连接；第i轮变换单元的输入端与第i?1轮变换单元的输出端相连接，第i轮变换单元的输出端与第i+1轮变换单元的输入端相连接，其中3≤i≤N k –1；所有轮变换单元的输出端都与检测单元相连接；第m轮变换单元的输出端还与数据输出端口相连接，其中m=mod((N r +1)/N k )+1；
AES加/解密单元在数据处理过程中采用数据冗余处理技术，由相邻的两级轮变换单元对每组数据进行两次相同的运算，检测单元对两次运算结果进行比较，如果运算结果相同则AES加/解密单元工作正常，如果不相同，则AES加/解密单元发生错误；检测单元在每个时钟周期对每组数据的处理结果进行检测，检测结果通过检测输出端口输出。
2.根据权利要求1所述的AES加/解密电路，其特征在于：所述检测单元由N k 个比较器构成；第j比较器的一个输入端与第j轮变换单元的输出端相连接，另一个输入端与第j+1轮变换单元的输出端相连接，其中1≤j＜N k ；第N k 比较器的一个输入端与第N k 轮变换单元的输出端相连接，另一个输入端与第一轮变换单元的输出端相连接；所有比较器的输出端都与检测输出端口相连接。
3.根据权利要求1所述的AES加/解密电路，其特征在于：所述轮变换单元为可重构轮变换单元。
4.根据权利要求3所述的AES加/解密电路，其特征在于：所述轮变换单元由字节替换/逆字节替换运算单元、行移位/逆行移位运算单元、列混合/逆列混合运算单元、三选一选择器和密钥加运算单元构成；其中，外部数据输入端分别与字节替换/逆字节替换运算单元的输入端、三选一选择器的第一输入端相连接，字节替换/逆字节替换运算单元的输出端与行移位/逆行移位运算单元的输入端相连接；行移位/逆行移位运算单元的输出端分别与列混合/逆列混合运算单元的输入端、三选一选择器的第二输入端相连接；列混合/逆列混合运算单元的输出端与三选一选择器的第三输入端相连接；三选一选择器的输出端与密钥加运算单元的输入端相连接；密钥加运算单元的输出端与数据输出端相连接；通过三选一选择器对数据通路的选择，分别实现密钥加运算、轮变换运算和末轮轮变换运算三种功能。
5.根据权利要求1-4任一所述的AES加/解密电路，其特征在于：所述轮变换单元之间采用流水线数据处理方式，最多能够同时处理N b 组数据，其中N b =?N k /2?。
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