CN104158651A - 基于数据冗余实时检错机制的全展开结构aes加/解密电路 - Google Patents
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Abstract
本发明公开了一种基于数据冗余实时检错机制的全展开结构AES加/解密电路，用于抵御错误注入攻击或用于提高在极端应用环境中的电路可靠性。电路包括AES加/解密单元和检测单元两部分，其中AES加/解密单元为全展开结构，由Nr+2个轮变换单元和一个二选一选择器构成，检测单元由Nr+1个比较器构成。AES加/解密单元在数据处理过程中采用数据冗余处理技术，由相邻的两级轮变换单元对每组数据进行两次相同的运算，检测单元中的比较器对两次运算结果进行比较，如果运算结果相同则AES加/解密单元工作正常，如果不相同，则AES加/解密单元发生错误。与传统的结构冗余检错机制相比，采用数据冗余检错机制能够极大减少电路面积。
Description
技术领域
本发明属于密码电路实现技术领域，特别是涉及一种基于数据冗余实时检错机制的全展开结构AES加/解密电路。
背景技术
AES（Advanced Encryption Standard，高级加密标准）是由美国国家标准与技术研究院2001年制定的新一代分组对称密码算法，用于取代原来的DES（Data Encryption Standard，数据加密标准）。AES密码算法的数据分组长度为128比特，密钥长度有128，192和256比特三种。AES规定，根据这三种不同的密钥长度，加密过程分别需要进行10，12和14轮轮变换运算，每一个轮变换运算又包括字节替换，行移位，列混合和密钥加四个子运算，除了最后一轮。为了消除对称性，最后一轮轮变换不包含列混合运算，并且在第一轮轮变换运算之前加上一次密钥加运算。AES解密过程为加密过程的逆过程，因此也分别需要进行10，12和14轮轮变换运算，且每一轮轮变换包括逆字节替换，逆行移位，逆列混合和逆密钥加四个子运算，除了第一轮。第一轮轮变换不包括逆列混合运算，在最后一轮运算结束后还需要加上一次逆密钥加运算。
根据不同的应用需求，AES采用不同的实现架构。参见图1，AES加/解密电路实现架构一般可分为两种：循环展开结构和全展开结构。循环展开结构中使用了Nk （1≤Nk ≤Nr , Nr =10/12/14）个轮变换单元（包括独立的密钥加运算），与全展开结构相比，循环展开结构需要更小的电路面积，特别是当Nk =1时（Nk =1时又称为全循环结构），循环展开结构具有最小的电路面积。但循环展开结构需要迭代⌈Nr /Nk ⌉次才能得到最终结果，因此数据处理速度比较低。循环展开结构用于要求电路面积小、数据速率不高的场合，如无线传感网，RFID等。循环展开结构还可以根据具体应用需求对电路面积和速度的进行折衷。全展开结构使用了Nr +1个轮变换电路单元，电路面积大，但数据不需要反馈，数据处理速度高。全展开结构还可以通过增加流水线级数的方式来加快数据处理速度。全展开结构适用于高速数据实时处理场合，如实时视频信号传输等。
错误注入攻击是一类针对密码系统旁路攻击方式，攻击者通过电磁、激光等手段向密码硬件电路中注入错误，使密码设备产生错误消息，因而使解密方得不到正确的信息认证而拒绝服务，更进一步，攻击者可以通过差分错误分析得到系统密钥。另外一些极端条件应用环境，如高空环境、深海环境，对设备要求可靠性较高。
针对错误注入攻击，以及一些极端条件应用环境对设备高可靠性的要求，传统的解决方案主要采用结构冗余检错机制，即将采用多个相同功能的电路，同时对同一组数据进行处理，并将结果数据进行比较。一个简单的结构冗余检错机制的电路原理框图如图2所示，电路1和电路2具有相同的运算功能，电路1和电路2对数据A同时进行处理，比较器对电路1和电路2的输出结果进行比较，如果电路1和电路2的输出结果相同，则电路工作正常，如果电路1和电路2的输出结果不同，则电路工作发生异常。结构冗余检错机制需要增加大量冗余电路来实现检错功能。
发明内容
本发明针对背景技术中结构冗余检错机制需要增加大量冗余电路来实现检错功能的技术问题，提出了一种基于数据冗余实时检错机制的全展开结构AES加/解密电路，用于抵御错误注入攻击和提高AES密码电路可靠性。
本发明为解决上述技术问题，采用的技术方案如下：
一种基于数据冗余实时检错机制的全展开结构AES加/解密电路，包括AES加/解密单元和检测单元，以及数据输入端口、检测输出端口和数据输出端口；所述AES加/解密单元由Nr +2个轮变换单元和一个二选一选择器构成，其中Nr 为AES标准所规定的轮变换运算数量；
所述数据输入端口分别与选择器的一个输入端、第一轮变换单元的输入端相连接，第一轮变换单元的输出端与选择器的另一个输入端相连接，选择器的输出端与第二轮变换单元的输入端相连接；第i轮变换单元的输入端与第i−1轮变换单元的输出端相连接，第i轮变换单元的输出端与第i+1轮变换单元的输入端相连接，其中3≤i≤Nr +1；第Nr +2轮变换单元的输出端与数据输出端口相连接；所有轮变换单元的输出端都与检测单元相连接；
AES加/解密单元在数据处理过程中采用数据冗余处理技术，各个轮变换单元之间采用流水线数据处理方式，由相邻的两级轮变换单元对每组数据进行两次相同的运算，检测单元中的比较器对两次运算结果进行比较，如果运算结果相同，则AES加/解密单元工作正常，如果不相同，则AES加/解密单元发生错误；所述AES加/解密单元每两个时钟周期输入一组数据，检测单元在每个时钟周期对每组数据的处理结果进行检测，检测结果通过检测输出端口输出。
进一步的，本发明的AES加/解密电路：所述检测单元由Nr +1个比较器构成，其中，第j比较器的一个输入端与第j轮变换单元的输出端相连接，第j比较器的另一个输入端与j+1轮变换单元的输出端相连接，1≤j≤Nr +1；所有比较器的输出端都与检测输出端口相连接，用于将检测结果通过检测输出端口输出。
进一步的，本发明的AES加/解密电路：所述第一轮变换单元用于实现密钥加运算功能；第二轮变换单元为可重构轮变换单元，用于实现密钥加运算功能和轮变换运算功能；第k轮变换单元用于实现轮变换运算功能，其中3≤k≤Nr ；第Nr +1轮变换单元为可重构轮变换单元，用于实现轮变换运算功能和末轮轮变换运算功能；第Nr +2轮变换单元用于实现末轮轮变换运算功能。
进一步的，本发明的AES加/解密电路：所述第一轮变换单元由密钥加运算单元构成；其中密钥加运算单元的输入、输出端分别与数据输入、输出端连接。
进一步的，本发明的AES加/解密电路：所述第二轮变换单元由字节替换/逆字节替换运算单元、行移位/逆行移位运算单元、列混合/逆列混合运算单元、密钥加运算单元和二选一选择器构成；其中，数据输入端分别与字节替换/逆字节替换运算单元的输入端、二选一选择器的一个输入端相连接，字节替换/逆字节替换运算单元的输出端与行移位/逆行移位运算单元的输入端相连接；行移位/逆行移位运算单元的输出端与列混合/逆列混合运算单元的输入端相连接；列混合/逆列混合运算单元的输出端与二选一选择器的另一个输入端相连接；二选一选择器的输出端与密钥加运算单元的输入端相连接；密钥加运算单元的输出端与数据输出端相连接；通过二选一选择器对数据通路的选择，第二轮变换单元分别实现密钥加运算功能和轮变换运算功能。
进一步的，本发明的AES加/解密电路：所述第k轮变换单元用于实现轮变换运算功能，由依次连接的字节替换/逆字节替换运算单元、行移位/逆行移位运算单元、列混合/逆列混合运算单元和密钥加运算单元构成；其中，字节替换/逆字节替换运算单元的输入端与数据输入端相连接，密钥加运算单元输出端与数据输出端相连接。
进一步的，本发明的AES加/解密电路：所述第Nr +1轮变换单元由字节替换/逆字节替换运算单元、行移位/逆行移位运算单元、列混合/逆列混合运算单元、密钥加运算单元和二选一选择器构成；其中，字节替换/逆字节替换运算单元的输入端与数据输入端相连接，字节替换/逆字节替换运算单元的输出端与行移位/逆行移位运算单元的输入端相连接；行移位/逆行移位运算单元的输出端分别与列混合/逆列混合运算单元的输入端，以及二选一选择器的一个输入端相连接；列混合/逆列混合运算单元的输出端与二选一选择器的另一个输入端相连接；二选一选择器的输出端与密钥加运算单元的输入端相连接；密钥加运算单元的输出端与数据输出端相连接；通过二选一选择器对数据通路的选择，第Nr +1轮变换单元分别实现轮变换运算功能和末轮轮变换运算功能。
进一步的，本发明的AES加/解密电路：第Nr +2轮变换单元由字节替换/逆字节替换运算单元、行移位/逆行移位运算单元和密钥加运算单元构成；其中，字节替换/逆字节替换运算单元的输入端与数据输入端相连接，字节替换/逆字节替换运算单元的输出端与行移位/逆行移位运算单元的输入端相连接；行移位/逆行移位运算单元的输出端与密钥加运算单元的输入端相连接；密钥加运算单元的输出端与数据输出端相连接。
进一步的，本发明的AES加/解密电路：所述检测单元中的比较器分成两组，分别在不同的时钟周期进行检测：在AES加/解密单元输入数据的时钟周期，第2r−1个比较器对轮变换单元的工作状态进行检测，检测结果通过检测输出端口输出，其中1≤r≤(Nr /2+1)；在下一个时钟周期，第2s个比较器对轮变换单元的工作状态进行检测，检测结果通过检测输出端口输出，其中1≤s≤Nr /2。
本发明采用以上技术手段，具有以下技术效果：
（1）实现了AES加/解密运算的流水线处理，可以满足数据实时处理要求。
（2）检测单元可以检测到每个轮变换单元是否运行正常。
（3）及时发现电路运行错误，避免错误信息传输，提高信息有效性和可靠性。
（4）抵御错误注入攻击。当有错误注入时，及时发现错误，并通知管理系统。管理系统停止加解密运算或采取其它有效措施，防止密钥泄露。
本发明提出了一种基于数据冗余实时检错机制的全展开结构AES加/解密电路，与结构冗余检错机制相比，数据冗余检错机制极大减少了冗余电路面积。
附图说明
图1为AES加/解密电路实现的基本结构：(a) 循环展开结构；(b) 全展开结构。
图2为一个简单的结构冗余检错机制的电路原理框图。
图3为本发明所提出的基于数据冗余实时检错机制的全展开结构AES加/解密电路。
图4为实现完整轮变换运算功能的轮变换单元电路结构。
图5为实现密钥加运算功能的轮变换单元电路结构。
图6为实现末轮轮变换运算功能的轮变换单元电路结构。
图7为可重构轮变换单元电路结构：可以实现密钥加运算和轮变换运算。
图8为可重构轮变换单元电路结构：可以实现轮变换运算和末轮轮变换运算。
图9为Nr =10时电路进行加密运算的时序图。
图中标号：1-AES加/解密单元；2-检测单元。
具体实施方式
下面参照附图并结合具体实施例对本发明作进一步的描述。
本发明将不包括列混合（逆列混合）运算的轮变换运算称之为末轮轮变换运算。本发明还将独立于轮变换运算之外的密钥加运算作为一轮特殊的轮变换运算。由于逆密钥加运算和密钥加运算操作相同，本发明统一称为密钥加运算。
参见图3，一种基于数据冗余实时检错机制的全展开结构AES加/解密电路，包括AES加/解密单元1和检测单元2两部分，电路还包括数据输入端口、检测输出端口和数据输出端口。
AES加/解密单元1用于实现AES加/解密运算，如图3所示，AES加/解密单元1由Nr +2（其中Nr 为AES标准所规定的轮变换运算数量）个轮变换单元（轮变换单元1，轮变换单元2，…，轮变换单元Nr +2）和一个二选一选择器构成。选择器的一个输入端与数据输入端口相连接，另一个输入端与轮变换单元1的输出端相连接，选择器的输出端与轮变换单元2的输入端相连接；轮变换单元1的输入端与数据输入端口相连接，输出端与选择器的一个输入端相连接；轮变换单元2的输出端与轮变换单元3的输入端相连接；轮变换单元i(其中3≤i≤Nr +1)的输入端与轮变换单元i−1的输出端相连接，轮变换单元i的输出端与轮变换单元i+1输入端相连接；轮变换单元Nr +2的输入端与轮变换单元Nr +1的输出端相连接，轮变换单元Nr +2的输出端与数据输出端口相连接；所有轮变换单元的输出端都与检测单元相连接。
轮变换单元k(其中3≤k≤Nr )实现完整的轮变换运算功能，电路结构为图4所示。完整的轮变换单元由字节替换/逆字节替换运算单元、行移位/逆行移位运算单元、列混合/逆列混合运算单元和密钥加运算单元构成；字节替换/逆字节替换运算单元的输入端与数据输入端相连接，输出端与行移位/逆行移位运算单元的输入端相连接；行移位/逆行移位运算单元的输出端与列混合/逆列混合运算单元的输入端相连接；列混合/逆列混合运算单元的输出端与密钥加运算单元的输入端相连接；密钥加运算单元的输出端与数据输出端相连接。
轮变换单元1只实现密钥加运算功能，如图5所示，电路结构只包含密钥加运算单元。
轮变换单元Nr +2实现末轮轮变换运算功能，电路结构如图6所示，轮变换单元Nr +2电路结构只包含字节替换/逆字节替换运算单元、行移位/逆行移位运算单元和密钥加运算单元等三部分，没有列混合/逆列混合运算单元，如图6所示，字节替换/逆字节替换运算单元的输入端与数据输入端相连接，输出端与行移位/逆行移位运算单元的输入端相连接；行移位/逆行移位运算单元的输出端与密钥加运算单元的输入端相连接；密钥加运算单元的输出端与数据输出端相连接。
轮变换单元2为可重构轮变换单元，可以实现密钥加运算和轮变换运算两种功能，参见图7，图7为轮变换单元2的一种具体实现方案：轮变换单元2由字节替换/逆字节替换运算单元、行移位/逆行移位运算单元、列混合/逆列混合运算单元、密钥加运算单元和二选一选择器构成；其中字节替换/逆字节替换运算单元的输入端与数据输入端相连接，输出端与行移位/逆行移位运算单元的输入端相连接；行移位/逆行移位运算单元的输出端与列混合/逆列混合运算单元的输入端相连接；列混合/逆列混合运算单元的输出端与选择器的一个输入端相连接；选择器的另一个输入端与数据输入端相连接，选择器的输出端与密钥加运算单元的输入端相连接；密钥加运算单元的输出端与数据输出端相连接；通过选择器对数据通路的选择，轮变换单元2分别实现密钥加运算功能和轮变换运算功能。
轮变换单元Nr +1为可重构轮变换单元，可以实现轮变换运算和末轮轮变换运算两种功能，参见图8，图8为轮变换单元Nr +1一种具体实现方案：轮变换单元Nr +1由字节替换/逆字节替换运算单元、行移位/逆行移位运算单元、列混合/逆列混合运算单元、密钥加运算单元和二选一选择器构成；其中，字节替换/逆字节替换运算单元的输入端与数据输入端相连接，输出端与行移位/逆行移位运算单元的输入端相连接；行移位/逆行移位运算单元的输出端与列混合/逆列混合运算单元的输入端，以及选择器的一个输入端相连接；列混合/逆列混合运算单元的输出端与选择器的另一个输入端相连接；选择器的输出端与密钥加运算单元的输入端相连接；密钥加运算单元的输出端与数据输出端相连接；通过选择器对数据通路的选择，轮变换单元Nr +1分别实现轮变换运算功能和末轮轮变换运算功能。
轮变换单元之间采用流水线数据处理方式，AES加/解密单元1每两个时钟周期输入一组数据。检测单元2用于检测AES加/解密单元1工作是否正常，如图3所示，检测单元2由Nr +1个比较器（比较器1，比较器2，…，比较器Nr +1）构成。比较器j(其中1≤j≤Nr +1)的一个输入端与轮变换单元j的输出端相连接，另一个输入端与轮变换单元j+1的输出端相连接；所有比较器的输出端都与检测输出端口相连接。
检测单元2中的比较器分成两组，分别在不同的时钟周期进行检测：在AES加/解密单元1输入数据的时钟周期，第2r−1个比较器（其中1≤r≤(Nr /2+1)）对轮变换单元的工作状态进行检测，检测结果通过检测输出端口输出；在下一个时钟周期，第2s个比较器（其中1≤s≤Nr /2）对轮变换单元的工作状态进行检测，检测结果通过检测输出端口输出。
参见图9，图9为Nr =10时电路进行加密运算的时序图。图中RT x ()表示第x轮轮变换运算，x ＝ 0,1,2 … 10，其中RT0()为密钥加运算，RT10()为末轮轮变换运算，Ey 为数据By 加密结果，Dz 为检测单元2中比较器z的检测结果。如图9所示，在时钟周期l，电路从数据输入端口输入数据B 0，并对数据B 0进行加密运算，由相邻的两级轮变换单元对数据B 0进行两次相同的运算。在时钟周期l+10，加密运算完成，并从数据输出端口输出加密结果E 0。在时钟周期l、l+2、...、l+10，检测单元2中的比较器2r−1（其中1≤r≤(Nr /2+1)）对AES加/解密单元1中的轮变换单元的工作状态进行检测，检测结果D 2r−1通过检测输出端口输出；在时钟周期l+1、l+3、...、l+9，检测单元2中的比较器2s（其中1≤s≤Nr /2）对AES加/解密单元1中的轮变换单元的工作状态进行检测，检测结果D 2s 通过检测输出端口输出。
本发明已参照当前的实施方式进行了描述，未详细说明部分属本领域技术人员公知常识。本技术领域的普通技术人员应当认识到，上述实施方式仅用来说明本发明，并非用来限定本发明的保护范围，任何在本发明的精神和原则范围之内，所做的任何修饰、等效替换、改进，均应包含在本发明的权利保护范围之内。
Claims (9)
1.一种基于数据冗余实时检错机制的全展开结构AES加/解密电路，包括AES加/解密单元和检测单元，以及数据输入端口、检测输出端口和数据输出端口；其特征在于：
所述AES加/解密单元由Nr +2个轮变换单元和一个二选一选择器构成，其中Nr 为AES标准所规定的轮变换运算数量；
所述数据输入端口分别与选择器的一个输入端、第一轮变换单元的输入端相连接，第一轮变换单元的输出端与选择器的另一个输入端相连接，选择器的输出端与第二轮变换单元的输入端相连接；第i轮变换单元的输入端与第i−1轮变换单元的输出端相连接，第i轮变换单元的输出端与第i+1轮变换单元的输入端相连接，其中3≤i≤Nr +1；第Nr +2轮变换单元的输出端与数据输出端口相连接；所有轮变换单元的输出端都与检测单元相连接；
AES加/解密单元在数据处理过程中采用数据冗余处理技术，各个轮变换单元之间采用流水线数据处理方式，由相邻的两级轮变换单元对每组数据进行两次相同的运算，检测单元中的比较器对两次运算结果进行比较，如果运算结果相同，则AES加/解密单元工作正常，如果不相同，则AES加/解密单元发生错误；所述AES加/解密单元每两个时钟周期输入一组数据，检测单元在每个时钟周期对每组数据的处理结果进行检测，检测结果通过检测输出端口输出。
2.根据权利要求1所述的AES加/解密电路，其特征在于：所述检测单元由Nr +1个比较器构成，其中，第j比较器的一个输入端与第j轮变换单元的输出端相连接，第j比较器的另一个输入端与j+1轮变换单元的输出端相连接，1≤j≤Nr +1；所有比较器的输出端都与检测输出端口相连接，用于将检测结果通过检测输出端口输出。
3.根据权利要求1所述的AES加/解密电路，其特征在于：所述第一轮变换单元用于实现密钥加运算功能；第二轮变换单元为可重构轮变换单元，用于实现密钥加运算功能和轮变换运算功能；第k轮变换单元用于实现轮变换运算功能，其中3≤k≤Nr ；第Nr +1轮变换单元为可重构轮变换单元，用于实现轮变换运算功能和末轮轮变换运算功能；第Nr +2轮变换单元用于实现末轮轮变换运算功能。
4.根据权利要求3所述的AES加/解密电路，其特征在于：所述第一轮变换单元由密钥加运算单元构成；其中密钥加运算单元的输入、输出端分别与数据输入、输出端连接。
5.根据权利要求3所述的AES加/解密电路，其特征在于：所述第二轮变换单元由字节替换/逆字节替换运算单元、行移位/逆行移位运算单元、列混合/逆列混合运算单元、密钥加运算单元和二选一选择器构成；其中，数据输入端分别与字节替换/逆字节替换运算单元的输入端、二选一选择器的一个输入端相连接，字节替换/逆字节替换运算单元的输出端与行移位/逆行移位运算单元的输入端相连接；行移位/逆行移位运算单元的输出端与列混合/逆列混合运算单元的输入端相连接；列混合/逆列混合运算单元的输出端与二选一选择器的另一个输入端相连接；二选一选择器的输出端与密钥加运算单元的输入端相连接；密钥加运算单元的输出端与数据输出端相连接；通过二选一选择器对数据通路的选择，第二轮变换单元分别实现密钥加运算功能和轮变换运算功能。
6.根据权利要求3所述的AES加/解密电路，其特征在于：所述第k轮变换单元用于实现轮变换运算功能，由依次连接的字节替换/逆字节替换运算单元、行移位/逆行移位运算单元、列混合/逆列混合运算单元和密钥加运算单元构成；其中，字节替换/逆字节替换运算单元的输入端与数据输入端相连接，密钥加运算单元输出端与数据输出端相连接。
7.根据权利要求3所述的AES加/解密电路，其特征在于：所述第Nr +1轮变换单元由字节替换/逆字节替换运算单元、行移位/逆行移位运算单元、列混合/逆列混合运算单元、密钥加运算单元和二选一选择器构成；其中，字节替换/逆字节替换运算单元的输入端与数据输入端相连接，字节替换/逆字节替换运算单元的输出端与行移位/逆行移位运算单元的输入端相连接；行移位/逆行移位运算单元的输出端分别与列混合/逆列混合运算单元的输入端，以及二选一选择器的一个输入端相连接；列混合/逆列混合运算单元的输出端与二选一选择器的另一个输入端相连接；二选一选择器的输出端与密钥加运算单元的输入端相连接；密钥加运算单元的输出端与数据输出端相连接；通过二选一选择器对数据通路的选择，第Nr +1轮变换单元分别实现轮变换运算功能和末轮轮变换运算功能。
8.根据权利要求3所述的AES加/解密电路，其特征在于：第Nr +2轮变换单元由字节替换/逆字节替换运算单元、行移位/逆行移位运算单元和密钥加运算单元构成；其中，字节替换/逆字节替换运算单元的输入端与数据输入端相连接，字节替换/逆字节替换运算单元的输出端与行移位/逆行移位运算单元的输入端相连接；行移位/逆行移位运算单元的输出端与密钥加运算单元的输入端相连接；密钥加运算单元的输出端与数据输出端相连接。
9.根据权利要求1或2或3任一所述的AES加/解密电路，其特征在于：
所述检测单元中的比较器分成两组，分别在不同的时钟周期进行检测：在AES加/解密单元输入数据的时钟周期，第2r−1个比较器对轮变换单元的工作状态进行检测，检测结果通过检测输出端口输出，其中1≤r≤(Nr /2+1)；在下一个时钟周期，第2s个比较器对轮变换单元的工作状态进行检测，检测结果通过检测输出端口输出，其中1≤s≤Nr /2。
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