CN104158624B - 一种用于btm系统的冗余二取二解码控制装置及解码方法 - Google Patents
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Abstract
本发明涉及一种用于BTM系统的冗余二取二解码控制装置及解码方法及装置，包括第一通道单元，第二通道单元，同步单元和表决通信单元；其中第一通道单元完成本单元的解码控制，第二通道单元完成第二通道的解码控制；同步单元，协调第一通道单元、第二通道单元的工作时序，用于使第一通道单元和第二通道单元执行任务保持同步；表决通信单元，分别完成与第一通道单元、第二通道单元、列控车载设备的通信，完成数据交换，同时实现对第一通道单元和第二通道单元解码后得到的数据一致性判断。本发明提高了BTM系统的解码效率和性能，提高BTM的安全及可靠性，降低了BTM实时准确和安全可靠解码的实现难度。
Description
技术领域
本发明涉及点式应答器传输系统的解码装置和解码方法，特别涉及一种用于BTM系统的冗余二取二解码控制装置及解码方法。
背景技术
BTM是Balise Transmission Module即应答器传输模块的缩写。随着应答器传输系统在我国铁路运营中的作用越来越重要，作为其关键组成部分的BTM在实现地面信息与列控车载设备单元信息链接起到不可缺少的重要作用。在列车运行速度不断提高、密度的不断增大中，对BTM的准确性、实时性和安全可靠性提出了很高的要求。现有的BTM报文解码装置实现实时性的难度大，解码容错能力低。BTM的安全可靠的解码能力是应答器传输系统的整体性能的体现。
发明内容
本发明所要解决的技术问题是提供一种更加安全可靠、且能够实时解码的用于BTM系统的冗余二取二解码控制装置及解码方法。
本发明解决上述技术问题的技术方案如下：一种用于BTM系统的冗余二取二解码控制装置，包括第一通道单元，第二通道单元，同步单元和表决通信单元；
所述第一通道单元包括第一控制单元和第一解码单元，所述第二通道单元包括第二控制单元和第二解码单元；
所述第一控制单元，用于对第一解码单元进行数据读取，并控制第一解码单元完成与表决通信单元的数据通信；
所述第二控制单元，用于对第二解码单元的数据读取，并控制第一解码单元完成与表决通信单元的数据通信；
所述第一解码单元，用于对输入第一通道单元的应答器报文进行解码、并接收第一控制单元的指令完成与表决通信单元的数据通信；
所述第二解码单元，用于对输入第二通道单元的应答器报文进行解码、并接收第二控制单元的指令完成与表决通信单元的数据通信；
所述同步单元，用于完成第一通道单元和第二通道单元的任务同步；
所述表决通信单元，用于分别与第一解码单元和第二解码单元进行通信，判断第一通道单元和第二通道单元解码后得到的数据是否一致，并按照与列控车载设备的通信协议，对第一解码单元和第二解码单元解码后的数据进行组帧处理，然后发送给列控车载设备；同时对列控车载设备发送的数据进行接收、解帧处理。
本发明的有益效果是：本发明提高了BTM系统的解码效率和性能，提高BTM的安全及可靠性，降低BTM实时准确和安全可靠的解码实现难度，简化系统程序的复杂性，便于维护升级。
在上述技术方案的基础上，本发明还可以做如下改进。
进一步，所述表决通信单元包括至少两个通信单元和至少两个数据处理比较单元；
所述通信单元，用于受数据处理比较单元的控制完成与第一通道单元的第一解码单元和第二通道单元的第二解码单元的数据通信，同时完成与列控车载设备的数据通信；
所述数据处理比较单元，用于控制通信单元完成与第一通道单元、第二通道单元和列控车载设备的数据通信，并对接收的第一通道单元和第二通道单元的解码数据进行比较，当第一通道单元和第二通道单元解码后得到的数据一致时，控制通信单元将解码后得到的数据发送给列控车载设备；当第一通道单元和第二通道单元解码后得到的数据不一致时，控制通信单元将故障信息发送给列控车载设备。
进一步，所述第一控制单元和第二控制单元分别为DSP处理器，所述通信单元为FPGA作为处理器。
进一步，所述第一解码单元与第二解码单元相同，所述第一解码单元包括数据滤波提取模块，数据同步时钟提取模块，移位寄存模块，长报文解码模块和短报文解码模块；
所述数据滤波提取模块，用于对输入的应答器报文进行滤波处理并还原出报文数据；
所述数据同步时钟提取模块，根据数据滤波提取模块还原出的报文数据，提取位流同步时钟信号；
所述移位寄存模块，用于根据位流同步时钟信号，将报文数据进行移位寄存；
所述长报文解码模块，对移位寄存器模块中的数据按照长报文的解码模块进行解码校验；
所述短报文解码模块，对移位寄存器模块中的数据按照短报文的解码模块进行解码校验。
进一步，所述长报文解码模块和短报文解码模块分别包括CRC校验模块，额外r位比较模块，同步计算模块，控制位检查模块，有效性检查及位转换模块和解扰模块；
所述CRC校验模块，用于从移位寄存模块中读取报文数据，并对报文数据进行并行CRC校验；
所述额外r位比较模块，用于从移位寄存模块中读取报文数据，判断报文数据的头尾的若干位是否一致；
所述同步计算模块，用于从移位寄存模块中读取报文数据，并对报文数据进行并行同步校验，直到找出B1022～B0的头尾相接的数据；
所述控制位检查模块，用于从移位寄存模块中读取报文数据，并对报文数据进行控制位的检查；
所述有效性检查及位转换模块，用于当CRC校验模块、额外r位比较模块、同步计算模块、控制位检查模块都通过时，从移位寄存模块中读取当前的报文数据并将报文数据放入寄存器中进行寄存，然后读取寄存器中的报文数据并对报文数据进行有效性检查；当报文数据通过有效性检查时，将当前的报文数据进行位转换，并将有效性检验结果发送到解扰模块；如果数据未通过有效性检查，此次解码失败，重新进行解码校验操作；
所述解扰模块，用于将有效性检查及位转换模块检查和转换的报文数据进行解扰处理，从报文数据中还原出用户数据。
进一步，一种冗余二取二解码方法，包括以下步骤：
步骤1：数据滤波提取模块对输入的应答器报文进行滤波处理并还原出报文数据；
步骤2：数据同步时钟提取模块根据数据滤波提取模块还原出的报文数据提取位流同步时钟信号；
步骤3：移位寄存模块根据位流同步时钟信号，将报文数据进行缓存；
步骤4：长报文解码模块和短报文解码模块同时对移位寄存器模块中的数据进行解码，若移位寄存器模块中的报文数据为长报文时，长报文解码模块将解码成功，而短报文解码模块将解码失败；反之，则长报文解码模块解码失败，短报文解码模块解码成功。
进一步，所述步骤4中当报文数据为长报文时进一步包括：
步骤4.11：CRC校验模块从移位寄存模块中读取低1023位的报文数据，并对报文数据进行CRC校验；
步骤4.12：额外r位比较模块从移位寄存模块中读取低1023位的报文数据，判断报文数据的头尾的77比特位是否一致；
步骤4.13：同步计算模块从移位寄存模块中读取低1023位的报文数据，并对报文数据进行同步校验，直到找出B1022～B0的头尾相接的报文数据；
步骤4.14：控制位检查模块从移位寄存模块中读取低1023位的报文数据，并对报文数据进行控制位的检查；
步骤4.15：当CRC校验模块、额外r位比较模块、同步计算模块、控制位检查模块都通过时，从移位寄存模块中读取当前的报文数据并将报文数据放入寄存器中进行寄存，然后读取寄存器中的报文数据并对报文数据进行有效性检查；当报文数据通过有效性检查时，将当前的报文数据进行位转换，并将有效性检验结果发送到解扰模块；如果数据未通过有效性检查，此次解码失败，重新进行解码校验操作；
步骤4.16：解扰模块将经过有效性检查及位转换模块处理的报文数据进行解扰处理，还原出用户数据。
进一步，所述步骤4.11中进行循环冗余校验时，采用的冗余校验多项式为：
gL(x)＝x75+x73+x72+x71+x67+x62+x61+x60+x57+x56+x55+x52+x51+x49+x46+x45+x44+x43+x41+x37+x35+x34+x33+x31+x30+x28+x26+x24+x21+x17+x16+x15+x13+x12+x11+x9+x4+x+1；
gL(x)为长报文的CRC校验多项式；
所述步骤4.13中采用的同步校验多项式为：
fL(x)＝x10+x9+x7+x6+x4+x3+x2+x+1；
fL(x)为长报文同步计算的校验多项式。
进一步，所述步骤4中当报文数据为短报文时进一步包括：
步骤4.21：CRC校验模块从移位寄存模块中读取低341位的报文数据，并对报文数据进行CRC校验；
步骤4.22：额外r位比较模块从移位寄存模块中读取低341位的报文数据，判断报文数据的头尾的121比特位是否一致；
步骤4.23：同步计算模块从移位寄存模块中读取低341位的报文数据，并对报文数据进行同步校验，直到找出B340～B0头尾相接的报文数据；
步骤4.24：控制位检查模块从移位寄存模块中读取低341位的报文数据，并对报文数据进行控制位检查；
步骤4.25：当解码开始时，CRC校验模块、额外r位比较模块、同步计算模块、控制位检查模块并行执行，即同时读取移位寄存器模块中的数据进行各自校验；当CRC校验模块、额外r位比较模块、同步计算模块、控制位检查模块都通过校验时，进入有效性检查及位转换模块，进行数据有效性检查；如果当CRC校验模块、额外r位比较模块、同步计算模块、控制位检查模块中的任意模块未通过校验，则此次解码失败，各个校验模块到移位寄存器模块读取报文数据重新进行解码校验操作；
步骤4.26：当CRC校验模块、额外r位比较模块、同步计算模块、控制位检查模块都通过时，从移位寄存模块中读取当前的报文数据并将报文数据放入寄存器中进行寄存，然后读取寄存器中的报文数据并对报文数据进行有效性检查；当报文数据通过有效性检查时，将当前的报文数据进行位转换，并将有效性检验结果发送到解扰模块；如果数据未通过有效性检查，此次解码失败，重新进行解码校验操作；
步骤4.27：解扰模块将经过比特位转换的报文数据进行解扰处理，还原出用户数据。
进一步，所述步骤4.21中进行循环冗余校验时，采用的校验多项式为：
gS(x)＝x75+x72+x71+x70+x69+x68+x66+x65+x64+x63+x60+x55+x54+x49+x47+x46+x45+x44+x43+x42+x41+x39+x38+x37+x36+x34+x33+x32+x31+x30+x27+x25+x22+x19+x17+x13+x12+x11+x10+x6+x3+x+1；
gs(x)为短报文CRC校验多项式；
所述步骤4.13中采用的同步校验多项式为：
fS(x)＝x10+x8+x7+x5+x3+x+1；
fs(x)为短报文同步计算的校验多项式。
附图说明
图1为本发明装置结构图；
图2为本发明方法步骤流程图；
图3为本发明长报文组成格式示意图；
图4为本发明短报文组成格式示意图。
附图中，各标号所代表的部件列表如下：
1、第一通道单元，1.1、第一控制单元，1.2、第一解码单元，1.2.1、数据滤波提取模块，1.2.2、数据同步时钟提取模块，1.2.3、移位寄存模块，1.2.4、长报文解码模块，1.2.4-1、CRC校验模块，1.2.4-2、额外r位比较模块，1.2.4-3、同步计算模块，1.2.4-4、控制位检查模块，1.2.4-5、有效性检查及位转换模块，1.2.4-6、解扰模块，2、第二通道单元，2.1、第二控制单元，2.2、第二解码单元，3、同步单元，4、表决通信单元，4.1、通信单元，4.2、数据处理比较单元。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
图1为本发明装置结构图；图2为本发明方法步骤流程图；图3为本发明长报文组成格式示意图；图4为本发明短报文组成格式示意图。
实施例1
一种用于BTM系统的冗余二取二解码控制装置，包括第一通道单元1，第二通道单元2，同步单元3和表决通信单元4；
所述第一通道单元1包括第一控制单元1.1和第一解码单元1.2，所述第二通道单元2包括第二控制单元2.1和第二解码单元2.2；
所述第一控制单元1.1，用于对第一解码单元1.2进行数据读取，并控制第一解码单元完成与表决通信单元4的数据通信；
所述第二控制单元2.1，用于对第二解码单元2.2的数据读取，并控制第一解码单元完成与表决通信单元4的数据通信；
所述第一解码单元1.2，用于对输入第一通道单元1的应答器报文进行解码、并接收第一控制单元的指令完成与表决通信单元4的数据通信；
所述第二解码单元2.2，用于对输入第二通道单元2的应答器报文进行解码、并接收第二控制单元的指令完成与表决通信单元的数据通信；
所述同步单元3，用于完成第一通道单元1和第二通道单元2的任务同步；
所述表决通信单元4，用于分别与第一解码单元1.2和第二解码单元2.2进行通信，判断第一通道单元1和第二通道单元2解码后得到的数据是否一致，并按照与列控车载设备的通信协议，对第一解码单元1.2和第二解码单元2.2解码后的数据进行组帧处理，然后发送给列控车载设备；同时对列控车载设备发送的数据进行接收、解帧处理。
所述表决通信单元4包括至少两个通信单元4.1和至少两个数据处理比较单元4.2；
所述通信单元4.1，用于受数据处理比较单元的控制完成与第一通道单元1的第一解码单元1.2和第二通道单元2的第二解码单元2.2的数据通信，同时完成与列控车载设备的数据通信；
所述数据处理比较单元4.2，用于控制通信单元4.1完成与第一通道单元1、第二通道单元2和列控车载设备的数据通信，并对接收的第一通道单元1和第二通道单元2的解码数据进行比较，当第一通道单元1和第二通道单元2解码后得到的数据一致时，控制通信单元4.1将解码后得到的数据发送给列控车载设备；当第一通道单元1和第二通道单元2解码后得到的数据不一致时，控制通信单元将故障信息发送给列控车载设备。
所述第一控制单元1.1和第二控制单元2.1分别为DSP处理器，所述通信单元4.1为FPGA作为处理器。
所述第一解码单元1.2与第二解码单元2.2相同，采用FPGA作为解码的核心处理器，所述第一解码单元1.2包括数据滤波提取模块1.2.1，数据同步时钟提取模块1.2.2，移位寄存模块1.2.3，长报文解码模块1.2.4和短报文解码模块；
所述数据滤波提取模块1.2.1，用于对输入的应答器报文进行滤波处理并还原出报文数据；
所述数据同步时钟提取模块1.2.2，根据数据滤波提取模块还原出的报文数据，提取位流同步时钟信号；
所述移位寄存模块1.2.3，用于根据位流同步时钟信号，将报文数据进行移位寄存；
所述长报文解码模块1.2.4，对移位寄存器模块中的数据按照长报文的解码模块进行解码校验；
所述短报文解码模块，对移位寄存器模块中的数据按照短报文的解码模块进行解码校验。
所述长报文解码模块1.2.4和短报文解码模块分别包括CRC校验模块1.2.4-1，额外r位比较模块1.2.4-2，同步计算模块1.2.4-3，控制位检查模块1.2.4-4，有效性检查及位转换模块1.2.4-5和解扰模块1.2.4-6；
所述CRC校验模块1.2.4-1，用于从移位寄存模块中读取报文数据，并对报文数据进行并行CRC校验，对于长报文，并行CRC校验位宽采用93位的并行校验，对于短报文，并行CRC校验位宽采用31位的并行校验；
所述额外r位比较模块1.2.4-2，用于从移位寄存模块中读取报文数据，判断报文数据的头尾的若干位是否一致；
所述同步计算模块1.2.4-3，用于从移位寄存模块中读取报文数据，并对报文数据进行并行同步校验，直到找出B1022～B0的头尾相接的数据，对于长报文，并行同步计算位宽采用93位的并行校验，对于短报文，并行同步计算位宽采用31位的并行校验；
所述控制位检查模块1.2.4-4，用于从移位寄存模块中读取报文数据，并对报文数据进行控制位的检查；
所述有效性检查及位转换模块1.2.4-5，用于当CRC校验模块、额外r位比较模块、同步计算模块、控制位检查模块都通过时，从移位寄存模块中读取当前的报文数据并将报文数据放入寄存器中进行寄存，然后读取寄存器中的报文数据并对报文数据进行有效性检查；当报文数据通过有效性检查时，将当前的报文数据进行位转换，并将有效性检验结果发送到解扰模块1.2.4-6；如果数据未通过有效性检查，此次解码失败，重新进行解码校验操作；
所述解扰模块1.2.4-6，用于将有效性检查及位转换模块1.2.4-5检查和转换的报文数据进行解扰处理，从报文数据中还原出用户数据。
一种冗余二取二解码方法，包括以下步骤：
步骤1：数据滤波提取模块对输入的应答器报文进行滤波处理并还原出报文数据；
步骤2：数据同步时钟提取模块根据数据滤波提取模块还原出的报文数据提取位流同步时钟信号；
步骤3：移位寄存模块根据位流同步时钟信号，将报文数据进行缓存；
步骤4：长报文解码模块和短报文解码模块同时对移位寄存器模块中的数据进行解码，若移位寄存器模块中的报文数据为长报文时，长报文解码模块将解码成功，而短报文解码模块将解码失败；反之，则长报文解码模块解码失败，短报文解码模块解码成功。
所述步骤4中当报文数据为长报文时进一步包括：
步骤4.11：CRC校验模块从移位寄存模块中读取低1023位的报文数据，并对报文数据进行CRC校验；
步骤4.12：额外r位比较模块从移位寄存模块中读取低1023位的报文数据，判断报文数据的头尾的77比特位是否一致；
步骤4.13：同步计算模块从移位寄存模块中读取低1023位的报文数据，并对报文数据进行同步校验，直到找出B1022～B0的头尾相接的报文数据；
步骤4.14：控制位检查模块从移位寄存模块中读取低1023位的报文数据，并对报文数据进行控制位的检查；
步骤4.15：当CRC校验模块、额外r位比较模块、同步计算模块、控制位检查模块都通过时，从移位寄存模块中读取当前的报文数据并将报文数据放入寄存器中进行寄存，然后读取寄存器中的报文数据并对报文数据进行有效性检查；当报文数据通过有效性检查时，将当前的报文数据进行位转换，并将有效性检验结果发送到解扰模块；如果数据未通过有效性检查，此次解码失败，重新进行解码校验操作；
步骤4.16：解扰模块将经过有效性检查及位转换模块处理的报文数据进行解扰处理，还原出用户数据。长报文还原出830bits用户数据，短报文还原出210bit用户数据。
所述步骤4.11中进行循环冗余校验时，采用的冗余校验多项式为：
gL(x)＝x75+x73+x72+x71+x67+x62+x61+x60+x57+x56+x55+x52+x51+x49+x46+x45+x44+x43+x41+x37+x35+x34+x33+x31+x30+x28+x26+x24+x21+x17+x16+x15+x13+x12+x11+x9+x4+x+1；
gL(x)为长报文的CRC校验多项式；
所述步骤4.13中采用的同步校验多项式为：
fL(x)＝x10+x9+x7+x6+x4+x3+x2+x+1；
fL(x)为长报文同步计算的校验多项式。
本CRC校验和同步计算采用基于递推的方法的并行校验算法,直接得出计算多位数据后的CRC余数与计算前余数间的逻辑关系。相对于按位串行或者查表并行计算的方法，本并行CRC校验算法有利于FPGA硬件实现，速度快且节省硬件资源,并行校验的位宽选择自由。采用此并行CRC算法可以有效的缩短CRC校验时间，提高解码效率。
长报文并行CRC校验的位宽可以根据速度需要在1-1023间的任意整数进行选取。采用此并行CRC算法可以有效的缩短CRC校验时间，提高解码效率。
举例，在50MHz的系统时钟下，采用串行CRC校验时，对于长报文(1023位)需要1023个周期，即20.46us完成校验；采用11位位宽的并行CRC校验时，对于长报文需要1023/11＝93个周期，即1.86us完成校验；采用31位位宽的并行CRC校验时，对于长报文需要1023/31＝33个周期，即0.66us完成校验；采用93位位宽的并行CRC校验时，对于长报文需要1023/93＝11个周期，即0.22us完成校验；采用341位位宽的并行CRC校验时，对于长报文需要1023/341＝3个周期，即0.06us完成校验；采用1023位位宽的并行CRC校验时，对于长报文只需要1个周期，即20ns完成校验。
本实施例，对于长报文，并行CRC校验和同步计算的位宽采用93位的并行校验，在系统时钟为50MHz下，完成一条长报文的CRC校验或同步计算，需要11个周期，即0.22us完成校验。
所述步骤4中当报文数据为短报文时进一步包括：
步骤4.21：CRC校验模块从移位寄存模块中读取低341位的报文数据，并对报文数据进行CRC校验；
步骤4.22：额外r位比较模块从移位寄存模块中读取低341位的报文数据，判断报文数据的头尾的121比特位是否一致；
步骤4.23：同步计算模块从移位寄存模块中读取低341位的报文数据，并对报文数据进行同步校验，直到找出B340～B0头尾相接的报文数据；
步骤4.24：控制位检查模块从移位寄存模块中读取低341位的报文数据，并对报文数据进行控制位检查；
步骤4.25：当解码开始时，CRC校验模块、额外r位比较模块、同步计算模块、控制位检查模块并行执行，即同时读取移位寄存器模块中的数据进行各自校验；当CRC校验模块、额外r位比较模块、同步计算模块、控制位检查模块都通过校验时，进入有效性检查及位转换模块，进行数据有效性检查；如果当CRC校验模块、额外r位比较模块、同步计算模块、控制位检查模块中的任意模块未通过校验，则此次解码失败，各个校验模块到移位寄存器模块读取报文数据重新进行解码校验操作(包括重新执行CRC校验模块、额外r位比较模块、同步计算模块、控制位检查模块、有效性检查及位转换模块)；
步骤4.26：当CRC校验模块、额外r位比较模块、同步计算模块、控制位检查模块都通过时，从移位寄存模块中读取当前的报文数据并将报文数据放入寄存器中进行寄存，然后读取寄存器中的报文数据并对报文数据进行有效性检查；当报文数据通过有效性检查时，将当前的报文数据进行位转换，并将有效性检验结果发送到解扰模块；如果数据未通过有效性检查，此次解码失败，重新进行解码校验操作；
步骤4.27：解扰模块将经过比特位转换的报文数据进行解扰处理，还原出用户数据。长报文还原出830bits用户数据，短报文还原出210bit用户数据。
所述步骤4.21中进行循环冗余校验时，采用的校验多项式为：
gS(x)＝x75+x72+x71+x70+x69+x68+x66+x65+x64+x63+x60+x55+x54+x49+x47+x46+x45+x44+x43+x42+x41+x39+x38+x37+x36+x34+x33+x32+x31+x30+x27+x25+x22+x19+x17+x13+x12+x11+x10+x6+x3+x+1；
gs(x)为短报文CRC校验多项式；
所述步骤4.13中采用的同步校验多项式为：
fS(x)＝x10+x8+x7+x5+x3+x+1。
fs(x)为短报文同步计算的校验多项式。
本CRC校验和同步计算采用基于递推的方法的并行校验算法,直接得出计算多位数据后的CRC余数与计算前余数间的逻辑关系。相对于按位串行或者查表并行计算的方法，本并行CRC校验算法有利于FPGA硬件实现，速度快且节省硬件资源,并行校验的位宽选择自由。采用此并行CRC算法可以有效的缩短CRC校验时间，提高解码效率。
本实施例，对于短报文，并行CRC校验和同步计算的位宽采用31位的并行校验，在系统时钟为50MHz下，完成一条长报文的CRC校验或同步计算，需要11个周期，即0.22us完成校验。
如图3、图4所示，CTCS中规定有两种格式报文即长报文、短报文。长报文长度为1023比特，短报文长度为341比特。报文按位组成为bn-1，bn-2，bn-3，…,b1,b0,其中长报文时n＝1023，短报文时n＝341。报文的头尾与bn-1至b0的顺序一致。两种报文结构均由五部分构成：整形数据(Shaped Data)、控制位(cb)、加扰位(sb)、额外整形位(esb)和校验位(Check Bit)。
如图1所示，本发明的应用于BTM的冗余二取二解码控制平台包括通道A，通道B、同步单元、表决通信单元。通道A包括控制单元A、解码单元A；通道B包括控制单元B、解码单元B；通道A、通道B两路同时进行解码，同步单元实现两通道的同步；表决通信单元包括数据处理及比较单元A、通信单元A、数据处理及比较单元B、通信单元B。
本发明的控制单元A、控制单元B、数据处理比较单元A、数据处理比较单元B分别由DSP-A1、DSP-B1、DSP-A2、DSP-B2实现；解码单元A、解码单元B、通信单元A、通信单元B分别由FPGA-A1、FPGA-B1、FPGA-A2、FPGA-B2实现。
本发明的用于BTM的冗余二取二解码控制平台由控制单元A、控制单元B，解码单元A、解码单元B，数据处理及比较单元A，通信单元A，组成I系二取二结构；由控制单元A、控制单元B，解码单元A、解码单元B，数据处理及比较单元B，通信单元B，组成另II系二取二结构。两系二取二结构表决判定机制互相独立，实现系统冗余输出。
如图1所示，本发明的用于BTM的冗余二取二解码控制平台，通过在BUS上配置数据处理比较单元C、数据处理比较单元D、通信单元C、通信单元D，可以最多实现4通道冗余二取二输出。
以I系为例进行描述系统处理过程，数据流首先在解码单元里依照本发明的解码方法由本发明的解码方法中的数据滤波提取单元和数据同步时钟提取单元进行数据滤波、同步时钟提取，然后由移位寄存单元将滤波的数据寄存到移位寄存器中进行缓存，本发明的解码方法中的CRC校验单元、额外r位比较单元、同步计算单元、控制位检查单元、有效性检查及11bits-10bits转换单元同时从移位寄存单元读取数据进行并行CRC校验、额外r位校验、同步校验、控制位校验、有效性校验及11bits-10bits码转换。而后由本发明的解码方法的解扰单元对经过以上校验的数据进行解扰处理，由解扰单元最终输出解码的有效用户数据。本发明的控制单元A从解码单元A读取解码信息并进行组帧，并控制解码单元A将解码信息及相关状态信息发送到通信单元A中，通信单元A同时接收解码单元B发送的解码信息及相关状态信息。数据处理比较单元A读取通信单元的解码及相关状态信息并进行两通道的数据信息进行表决，表决一致，数据处理比较单元A进行数据组帧，并控制通信单元A发送到列控车载设备，表决失败，通信单元A将故障信息发送至列控车载设备。通道B的处理流程与通道A相同。
本发明的解码方法分别同时按照图2中的原理框图进行长报文、短报文的解码处理。如图4所示，本发明的用于BTM的解码方法主要包括以下步骤：
数据滤波提取单元对输入的数据流进行数据滤波、数据提取。
数据同步时钟提取单元根据数据提取后的数据提取出数据同步时钟。
移位寄存单元将提取的数据进行缓存，本发明的移位寄存单元选择2046比特长度的移位寄存器，实现对数据流的实时缓存，数据流由移位寄存器的高位进入低位移出。
CRC校验单元读取移位寄存单元中的数据。以长报文来说，读取移位寄存单元的低1023比特数据，进行并行CRC校验。以短报文来说，读取移位寄存单元的低341比特数据，进行并行校验。长报文、短报文的校验多项式分别为gL(x)、gs(x)。
gL(x)＝x75+x73+x72+x71+x67+x62+x61+x60+x57+x56+x55+x52+x51+x49+x46+x45+x44+x43+x41+x37+x35+x34+x33+x31+x30+x28+x26+x24+x21+x17+x16+x15+x13+x12+x11+x9+x4+x+1
gS(x)＝x75+x72+x71+x70+x69+x68+x66+x65+x64+x63+x60+x55+x54+x49+x47+x46+x45+x44+x43+x42+x41+x39+x38+x37+x36+x34+x33+x32+x31+x30+x27+x25+x22+x19+x17+x13+x12+x11+x10+x6+x3+x+1
将所要校验的n位数据看作多项式Vn(x)，长报文数据n＝1023，短报文数据n＝341。长报文、短报文分别用gL(x)，gs(x)进行求余运算，看数据能否被多项式整除，即
R gL(x)[Vn(x)]＝0 n＝1023；
R gS(x)[Vn(x)]＝0 n＝341；
如果不能整除，丢掉数据重新读取数据。
额外r位比较单元从移位寄存单元读取数据。以长报文来说，读取移位寄存器单元的低1023+r比特；短报文，读取移位寄存单元的低341+r比特。长报文r＝77，短报文r＝121。额外r位比较单元对读取的数据进行头尾r比特位的比较，若果比较一致则通过此校验，否则丢掉数据重新读取数据。
同步计算单元从移位寄存单元读取数据，以长报文来说，读取移位寄存单元的低1023比特；短报文，读取移位寄存单元的低341比特。对于长报文、短报文同步计算单元分别用多项式fL(x)、fs(x)对数据进行校验。
fL(x)＝x10+x9+x7+x6+x4+x3+x2+x+1
fS(x)＝x10+x8+x7+x5+x3+x+1
所要校验的n位数据看作多项式Vn(x)，长报文数据n＝1023，短报文数据n＝341。长报文、短报文数据组成的多项式分别用fL(x)、fs(x)进行求余运算，看是否能被整除，即
R fL(x)[Vn(x)]＝0 n＝1023；
R fS(x)[Vn(x)]＝0 n＝341；
如果能被整除同步校验通过，否则丢掉数据重新读取数据。
控制位检查单元从移位寄存单元读取数据，以长报文来说，读取移位寄存单元的低1023比特；短报文，读取移位寄存单元的低341比特。分别检查长报文、短报文的b109。如果b109＝1，则检查通过，否则记录b109的状态并将报文的所有位反转；分别检查长报文、短报文的b108，b107，如果b108＝0且b107＝1，则检查通过，否则宣布此报文为未知报文。
有效性检查及11bits-10bits转换单元从移位寄存单元读取数据，以长报文来说，读取移位寄存单元的低1023比特；短报文，读取移位寄存单元的低341比特。将报文按11比特一组进行划分，长报文分为b1022…b1012,b1011…b1011,……,b10…b0,共93组；短报文分为b340…b330,b329…b319,……,b10…b0,共31组。首先有效性检查及11bits-10bits转换单元将每种11比特的数据看作最高位在左的11位二进制数，并将二进制数转换成十进制数，以十进制数为地址进行查表确定数据的有效性，假如有效将11比特数据转换成10比特数据，否则丢弃数据重新读取。长报文，依次将高83组11比特数据即b1022…b110共913比特，进行有效性及11bits-10bits转换；短报文，依次将高21组11比特数据即b340…b110共231比特，进行有效性及11bits-10bits转换。长报文及短报文的b109…b0只进行有效性检查不进行11bits-10bits转换，如果数据有效则通过校验，否则丢掉数据重新读取数据。
解扰单元将经过有效性检查及11bits-10bits转换单元校验过的数据进行解扰处理，还原出最终的有效用户数据。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (8)
1.一种用于BTM系统的冗余二取二解码控制装置，其特征在于：包括第一通道单元(1)，第二通道单元(2)，同步单元(3)和表决通信单元(4)；
所述第一通道单元(1)包括第一控制单元(1.1)和第一解码单元(1.2)，所述第二通道单元(2)包括第二控制单元(2.1)和第二解码单元(2.2)；所述第一解码单元(1.2)与第二解码单元(2.2)相同；所述第一解码单元(1.2)包括数据滤波提取模块(1.2.1)，数据同步时钟提取模块(1.2.2)，移位寄存模块(1.2.3)，长报文解码模块(1.2.4)和短报文解码模块；
所述数据滤波提取模块(1.2.1)，用于对输入的应答器报文进行滤波处理并还原出报文数据；
所述数据同步时钟提取模块(1.2.2)，根据数据滤波提取模块还原出的报文数据，提取位流同步时钟信号；
所述移位寄存模块(1.2.3)，用于根据位流同步时钟信号，将报文数据进行移位寄存；
所述长报文解码模块(1.2.4)和短报文解码模块分别包括CRC校验模块(1.2.4-1)，额外r位比较模块(1.2.4-2)，同步计算模块(1.2.4-3)，控制位检查模块(1.2.4-4)，有效性检查及位转换模块(1.2.4-5)和解扰模块(1.2.4-6)；
所述CRC校验模块(1.2.4-1)，用于从移位寄存模块中读取报文数据，并对报文数据进行并行CRC校验；
所述额外r位比较模块(1.2.4-2)，用于从移位寄存模块中读取报文数据，判断报文数据的头尾的若干位是否一致；
所述同步计算模块(1.2.4-3)，用于从移位寄存模块中读取报文数据，并对报文数据进行并行同步校验，直到找出B1022～B0的头尾相接的数据；
所述控制位检查模块(1.2.4-4)，用于从移位寄存模块中读取报文数据，并对报文数据进行控制位的检查；
所述有效性检查及位转换模块(1.2.4-5)，用于当CRC校验模块、额外r位比较模块、同步计算模块、控制位检查模块都通过时，从移位寄存模块中读取当前的报文数据并将报文数据放入寄存器中进行寄存，然后读取寄存器中的报文数据并对报文数据进行有效性检查；当报文数据通过有效性检查时，将当前的报文数据进行位转换，并将有效性检验结果发送到解扰模块(1.2.4-6)；如果数据未通过有效性检查，此次解码失败，重新进行解码校验操作；
所述解扰模块(1.2.4-6)，用于将有效性检查及位转换模块(1.2.4-5)检查和转换的报文数据进行解扰处理，从报文数据中还原出用户数据；
所述第一控制单元(1.1)，用于对第一解码单元(1.2)进行数据读取，并控制第一解码单元完成与表决通信单元(4)的数据通信；
所述第二控制单元(2.1)，用于对第二解码单元(2.2)的数据读取，并控制第一解码单元完成与表决通信单元(4)的数据通信；
所述第一解码单元(1.2)，用于对输入第一通道单元(1)的应答器报文进行解码、并接收第一控制单元的指令完成与表决通信单元(4)的数据通信；
所述第二解码单元(2.2)，用于对输入第二通道单元(2)的应答器报文进行解码、并接收第二控制单元的指令完成与表决通信单元的数据通信；
所述同步单元(3)，用于完成第一通道单元(1)和第二通道单元(2)的任务同步；
所述表决通信单元(4)，用于分别与第一解码单元(1.2)和第二解码单元(2.2)进行通信，判断第一通道单元(1)和第二通道单元(2)解码后得到的数据是否一致，并按照与列控车载设备的通信协议，对第一解码单元(1.2)和第二解码单元(2.2)解码后的数据进行组帧处理，然后发送给列控车载设备；同时对列控车载设备发送的数据进行接收、解帧处理。
2.根据权利要求1所述的冗余二取二解码控制装置，其特征在于：所述表决通信单元(4)包括至少两个通信单元(4.1)和至少两个数据处理比较单元(4.2)；
所述通信单元(4.1)，用于受数据处理比较单元的控制完成与第一通道单元(1)的第一解码单元(1.2)和第二通道单元(2)的第二解码单元(2.2)的数据通信，同时完成与列控车载设备的数据通信；
所述数据处理比较单元(4.2)，用于控制通信单元(4.1)完成与第一通道单元(1)、第二通道单元(2)和列控车载设备的数据通信，并对接收的第一通道单元(1)和第二通道单元(2)的解码数据进行比较，当第一通道单元(1)和第二通道单元(2)解码后得到的数据一致时，控制通信单元(4.1)将解码后得到的数据发送给列控车载设备；当第一通道单元(1)和第二通道单元(2)解码后得到的数据不一致时，控制通信单元将故障信息发送给列控车载设备。
3.根据权利要求2所述的冗余二取二解码控制装置，其特征在于：所述第一控制单元(1.1)和第二控制单元(2.1)分别为DSP处理器，所述通信单元(4.1)为FPGA作为处理器。
4.一种冗余二取二解码方法，其特征在于，包括以下步骤：
步骤1：数据滤波提取模块对输入的应答器报文进行滤波处理并还原出报文数据；
步骤2：数据同步时钟提取模块根据数据滤波提取模块还原出的报文数据提取位流同步时钟信号；
步骤3：移位寄存模块根据位流同步时钟信号，将报文数据进行缓存；
步骤4：长报文解码模块和短报文解码模块同时对移位寄存器模块中的数据进行解码，CRC校验模块从移位寄存模块中读取低报文数据，并对报文数据进行CRC校验；额外r位比较模块从移位寄存模块中读取报文数据，判断报文数据的头尾的若干位是否一致；同步计算模块从移位寄存模块中读取报文数据，并对报文数据进行同步校验，直到找出B1022～B0的头尾相接的报文数据；控制位检查模块从移位寄存模块中读取报文数据，并对报文数据进行控制位的检查；当CRC校验模块、额外r位比较模块、同步计算模块、控制位检查模块都通过时，从移位寄存模块中读取当前的报文数据并将报文数据放入寄存器中进行寄存，然后读取寄存器中的报文数据并对报文数据进行有效性检查；当报文数据通过有效性检查时，将当前的报文数据进行位转换，并将有效性检验结果发送到解扰模块；如果数据未通过有效性检查，此次解码失败，重新进行解码校验操作；解扰模块将经过有效性检查及位转换模块处理的报文数据进行解扰处理，还原出用户数据。
5.根据权利要求4所述的冗余二取二解码方法，其特征在于，所述步骤4中当报文数据为长报文时进一步包括：
步骤4.11：CRC校验模块从移位寄存模块中读取低1023位的报文数据，并对报文数据进行CRC校验；
步骤4.12：额外r位比较模块从移位寄存模块中读取低1023位的报文数据，判断报文数据的头尾的77比特位是否一致；
步骤4.13：同步计算模块从移位寄存模块中读取低1023位的报文数据，并对报文数据进行同步校验，直到找出B1022～B0的头尾相接的报文数据；
步骤4.14：控制位检查模块从移位寄存模块中读取低1023位的报文数据，并对报文数据进行控制位的检查；
步骤4.15：当CRC校验模块、额外r位比较模块、同步计算模块、控制位检查模块都通过时，从移位寄存模块中读取当前的报文数据并将报文数据放入寄存器中进行寄存，然后读取寄存器中的报文数据并对报文数据进行有效性检查；当报文数据通过有效性检查时，将当前的报文数据进行位转换，并将有效性检验结果发送到解扰模块；如果数据未通过有效性检查，此次解码失败，重新进行解码校验操作；
步骤4.16：解扰模块将经过有效性检查及位转换模块处理的报文数据进行解扰处理，还原出用户数据。
6.根据权利要求5所述的冗余二取二解码方法，其特征在于，所述步骤4.11中进行循环冗余校验时，采用的冗余校验多项式为：
gL(x)＝x75+x73+x72+x71+x67+x62+x61+x60+x57+x56+x55+x52+x51+x49+x46+x45+x44+x43+x41+x37+x35+x34+x33+x31+x30+x28+x26+x24+x21+x17+x16+x15+x13+x12+x11+x9+x4+x+1；
gL(x)为长报文的CRC校验多项式；
所述步骤4.13中采用的同步校验多项式为：
fL(x)＝x10+x9+x7+x6+x4+x3+x2+x+1；
fL(x)为长报文同步计算的校验多项式。
7.根据权利要求4所述的冗余二取二解码方法，其特征在于，所述步骤4中当报文数据为短报文时进一步包括：
步骤4.21：CRC校验模块从移位寄存模块中读取低341位的报文数据，并对报文数据进行CRC校验；
步骤4.22：额外r位比较模块从移位寄存模块中读取低341位的报文数据，判断报文数据的头尾的121比特位是否一致；
步骤4.23：同步计算模块从移位寄存模块中读取低341位的报文数据，并对报文数据进行同步校验，直到找出B340～B0头尾相接的报文数据；
步骤4.24：控制位检查模块从移位寄存模块中读取低341位的报文数据，并对报文数据进行控制位检查；
步骤4.25：当解码开始时，CRC校验模块、额外r位比较模块、同步计算模块、控制位检查模块并行执行，即同时读取移位寄存器模块中的数据进行各自校验；当CRC校验模块、额外r位比较模块、同步计算模块、控制位检查模块都通过校验时，进入有效性检查及位转换模块(1.2.4-5)，进行数据有效性检查；如果当CRC校验模块、额外r位比较模块、同步计算模块、控制位检查模块中的任意模块未通过校验，则此次解码失败，各个校验模块到移位寄存器模块读取报文数据重新进行解码校验操作；
步骤4.26：当CRC校验模块、额外r位比较模块、同步计算模块、控制位检查模块都通过时，从移位寄存模块中读取当前的报文数据并将报文数据放入寄存器中进行寄存，然后读取寄存器中的报文数据并对报文数据进行有效性检查；当报文数据通过有效性检查时，将当前的报文数据进行位转换，并将有效性检验结果发送到解扰模块；如果数据未通过有效性检查，此次解码失败，重新进行解码校验操作；
步骤4.27：解扰模块将经过比特位转换的报文数据进行解扰处理，还原出用户数据。
8.根据权利要求7所述的冗余二取二解码方法，其特征在于，所述步骤4.21中进行循环冗余校验时，采用的校验多项式为：
gS(x)＝x75+x72+x71+x70+x69+x68+x66+x65+x64+x63+x60+x55+x54+x49+x47+x46+x45+x44+x43+x42+x41+x39+x38+x37+x36+x34+x33+x32+x31+x30+x27+x25+x22+x19+x17+x13+x12+x11+x10+x6+x3+x+1；
gs(x)为短报文CRC校验多项式；
所述步骤4.13中采用的同步校验多项式为：
fS(x)＝x10+x8+x7+x5+x3+x+1；
fs(x)为短报文同步计算的校验多项式。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |