CN104158623A - Swp接口s1信号解码方法和电路 - Google Patents

Abstract

本发明涉及一种SWP接口S1信号解码方法，包括如下步骤：当SWP接口进入SUSPEND状态时，从第1个S1上升沿信号开始，分别记录同步过后的S1信号的高电平和低电平的持续时间的值，在下一个上升沿，比较高电平和低电平的持续时间的值；当高电平的值大于低电平的值时，解码输出为1，反之输出为0；经过一个CLK的延时，同时清空高电平和低电平的持续时间的值，开始下一次解码。本发明能够在SWP接口支持多种波特率的通信速率的环境下，简单有效的实现了解码与自适应速率的设计要求。

Description

SWP接口S1信号解码方法和电路

技术领域

本发明涉及通信领域，尤其涉及一种SWP接口S1信号解码方法和电路。

背景技术

近场通信是近几年来在射频识别和无线通信领域基础上发展起来的一种近距离无线通信技术，2014年3月18日为了推动NFC的发展和普及，恩智浦，索尼，诺基亚等公司合力创办了非营利性组织：NFC论坛。目的是为了推进NFC技术的标准化和成熟化，保证各个技术厂商之间的产品能够有效的兼容。正是由于各大科技厂商的积极推进，GEMALTO和飞利浦合作推出了SWP标准，规定了SIM卡与NFC前端芯片的连接方案，即SIM卡的C7接口用于ISO7816协议,C4和C8接口用于大容量SIM卡的USB协议，C6接口用于连接SIM卡与NFC前端芯片，以实现单线全双工的通信。其系统连接如图4所示。

NFC技术已经在国际上应用于手机支付等相关方面，在国内发展还处于起步阶段，目前国内设计和使用SWP接口技术的公司还不多，大多数还在探索和研究阶段，大多数安全SIM厂商都使用的是国外的芯片。对于SWP接口的自主设计而言，最首要的工作就是解决S1信号的解码问题。

对于大部分异步通信接口来说，在通信之前都应该先协商好通信速率，从而根据采样频率来计算合理的采样点，因此每次通信之前都需要先配置波特率的具体参数，然后才能进行正常通信。由于SWP接口支持多种波特率的通信速率，如果采用以往的异步通信的接口设计方法，会导致通信过程异常的繁琐。

发明内容

有鉴于此，有必要提供一种SWP接口S1信号解码方法和电路。

本发明提供一种SWP接口S1信号解码方法，该方法包括如下步骤：a.当所述SWP接口进入SUSPEND(暂停)状态时，从第N个S1上升沿信号开始，分别记录同步过后的S1信号的高电平和低电平的持续时间的值，N为自然数；b.在第N+1个上升沿，比较所述记录的同步过后的S1信号的高电平和低电平的持续时间的值；c.当所述记录的同步过后的S1信号的高电平的持续时间的值大于所述记录的同步过后的S1信号的低电平的持续时间的值时，解码输出为1，当所述记录的同步过后的S1信号的高电平的持续时间的值小于所述记录的同步过后的S1信号的低电平的持续时间的值时，解码输出为0；d.经过一个CLK的延时，同时清空所述记录同步过后的S1信号的高电平和低电平的持续时间的值；e.从第N+1个S1上升沿信号开始，分别记录同步过后的S1信号的高电平和低电平的持续时间的值，执行步骤b至d，直至所述SWP接口脱离SUSPEND(暂停)状态。

其中，所述S1信号的编码方式为：当所述高电平与所述低电平的占空比为3:1时，表示为逻辑1，当所述高电平与所述低电平的占空比为1:3时，表示为逻辑0。

所述的步骤a包括：分别记录同步过后的S1信号的高电平和低电平持续的时钟周期个数。

所述S1信号为CLF前端芯片到SIM卡C6管脚的信号。

本发明还提供一种SWP接口S1信号解码电路，包括寄存器、加法器、选择器，比较器，以及解码模块和清空模块，其中：

所述寄存器用于当所述SWP接口进入SUSPEND(暂停)状态时，从第N个S1上升沿信号开始，分别记录同步过后的S1信号的高电平和低电平的持续时间的值，N为自然数；

所述比较器用于在第N+1个上升沿，比较所述记录的同步过后的S1信号的高电平和低电平的持续时间的值；

所述解码模块用于当所述记录的同步过后的S1信号的高电平的持续时间的值大于所述记录的同步过后的S1信号的低电平的持续时间的值时，解码输出为1，当所述记录的同步过后的S1信号的高电平的持续时间的值小于所述记录的同步过后的S1信号的低电平的持续时间的值时，解码输出为0；

所述清空模块用经过一个CLK的延时，同时清空所述记录同步过后的S1信号的高电平和低电平的持续时间的值。

其中，所述寄存器为2个10位寄存器h_cnt和l_cnt，具体用于：分别记录同步过后的S1信号的高电平和低电平持续的时钟周期个数。

本发明SWP接口S1信号解码方法和电路，能够在SWP接口支持多种波特率的通信速率的环境下，简单有效的实现了解码与自适应速率的设计要求。有益效果如下：1)采用数字电路设计，并且能够实现数据解码和自适应波特率；2)解码过程中没有绝对数据的比较，只有相对大小的比较，因此可以自适应于各种波特率；3)简单有效。

附图说明

图1为本发明SWP接口S1信号解码方法的流程图；

图2为本发明SWP接口S1信号解码电路的结构图；

图3为本发明SWP接口S1信号解码电路的数字电路实现的机构图；

图4为本发明SWP接口S1信号解码电路的非接触前端与uicc连接结构示意图；

图5为本发明SWP接口S1信号的编码方式示意图。

具体实施方式

下面结合附图及具体实施例对本发明作进一步详细的说明。

参阅图1所示，是本发明SWP接口S1信号解码方法较佳实施例的作业流程图。

步骤S401，当所述SWP接口进入SUSPEND状态时，从第N个S1上升沿信号开始，分别记录同步过后的S1信号的高电平和低电平的持续时间的值，N为自然数。

如图4所示，所述S1信号为CLF前端芯片到SIM卡C6管脚的信号。

所述S1信号的编码方式如图5所示，具体为：

当所述高电平与所述低电平的占空比为3:1时，表示为逻辑1，当所述高电平与所述低电平的占空比为1:3时，表示为逻辑0

优选的，N为1，即当SWP接口进入SUSPEND状态后，使用两个计数器从第一个S1上升沿信号开始记录同步过后的S1信号高电平和低电平的持续时间。

步骤S402，在第N+1个上升沿，比较所述记录的同步过后的S1信号的高电平和低电平的持续时间的值。

步骤S403，当所述记录的同步过后的S1信号的高电平的持续时间的值大于所述记录的同步过后的S1信号的低电平的持续时间的值时，解码输出为1。

步骤S404，当所述记录的同步过后的S1信号的高电平的持续时间的值小于所述记录的同步过后的S1信号的低电平的持续时间的值时，解码输出为0。

所述S1信号的编码方式如图5所示，如果高电平与低电平的占空比为3:1表示逻辑1，如果高电平与低电平占空比为1:3表示为逻辑0。无论SWP通信速率是多少，S1信号的编码方式是一致的，逻辑1高电平的持续时间一定大于低电平的持续时间，逻辑0高电平的持续时间一定少于低电平的持续时间。

具体的，解码电路采用2个10位寄存器h_cnt和l_cnt，用来记录S1高电平和低电平持续的时钟周期个数，假设采样时钟频率为28MHz时，S1信号波特率为212kb/s,1比特数据跨度约为4720ns/bit，需要132个采样时钟。逻辑1高电平约为3540ns，低电平约为1180ns。逻辑0高电平约为1180ns，低电平约为3580ns。如果高电平计数器值大于低电平计数器的值，解码输出为1，如果高电平计数器值小于低电平计数器的值，则解码输出0。

步骤S405，经过一个CLK的延时，同时清空所述记录同步过后的S1信号的高电平和低电平的持续时间的值。

步骤S406，判断SWP接口是否为SUSPEND，若仍为SUSPEND，则执行步骤S407。

步骤S407，分别记录同步过后的S1信号的高电平和低电平的持续时间的值，然后重复步骤S401至S405，直至所述SWP接口脱离SUSPEND状态。

步骤S408，SWP接口脱离SUSPEND状态时，流程结束。

参阅图2和图3所示，是本发明SWP接口S1信号解码电路的结构图。该解码电路包括寄存器、加法器、选择器，比较器，以及解码模块和清空模块，其中：

所述寄存器用于当所述SWP接口进入SUSPEND状态时，从第N个S1上升沿信号开始，分别记录同步过后的S1信号的高电平和低电平的持续时间的值，N为自然数；

具体的，寄存器是2个10位寄存器h_cnt和l_cnt，其作用是：用来记录S1高电平和低电平持续的时钟周期个数，假设采样时钟为28M，s1信号波特率为212kb/s,1比特数据跨度约为4720ns/bit，需要132个采样时钟。

所述比较器用于在第N+1个上升沿，比较所述记录的同步过后的S1信号的高电平和低电平的持续时间的值；

所述解码模块用于当所述记录的同步过后的S1信号的高电平的持续时间的值大于所述记录的同步过后的S1信号的低电平的持续时间的值时，解码输出为1，当所述记录的同步过后的S1信号的高电平的持续时间的值小于所述记录的同步过后的S1信号的低电平的持续时间的值时，解码输出为0。

如图2和图3所示，2个10位寄存器h_cnt和l_cnt，记录S1高电平和低电平持续的时钟周期个数，假设采样时钟频率为28MHz时，S1信号波特率为212kb/s,1比特数据跨度约为4720ns/bit，需要132个采样时钟，逻辑1高电平约为3540ns，低电平约为1180ns，逻辑0高电平约为1180ns，低电平约为3580ns。如果高电平计数器值大于低电平计数器的值，解码输出为1，如果高电平计数器值小于低电平计数器的值，则解码输出0。

所述清空模块用经过一个CLK的延时，同时清空所述记录同步过后的S1信号的高电平和低电平的持续时间的值。

所述S1信号的编码方式如图5所示，如果高电平与低电平的占空比为3:1表示逻辑1，如果高电平与低电平占空比为1:3表示为逻辑0。针对这种编码方式，无论SWP通信速率是多少，S1信号的编码方式是一致的，逻辑1高电平的持续时间一定大于低电平的持续时间，逻辑0高电平的持续时间一定少于低电平的持续时间，因此直接比较两个计数器值的方法即简单又有效的实现了解码与自适应速率的设计要求。

本发明SWP接口S1信号解码方法和电路，能够在SWP接口支持多种波特率的通信速率的环境下，简单有效的实现了解码与自适应速率的设计要求。有益效果如下：1)采用数字电路设计，并且能够实现数据解码和自适应波特率；2)解码过程中没有绝对数据的比较，只有相对大小的比较，因此可以自适应于各种波特率；3)简单有效。

虽然本发明参照当前的较佳实施方式进行了描述，但本领域的技术人员应能理解，上述较佳实施方式仅用来说明本发明，并非用来限定本发明的保护范围，任何在本发明的精神和原则范围之内，所做的任何修饰、等效替换、改进等，均应包含在本发明的权利保护范围之内。

Claims (10)

1.一种SWP接口S1信号解码方法，其特征在于，该方法包括如下步骤：

a.当所述SWP接口进入SUSPEND状态时，从第N个S1上升沿信号开始，分别记录同步过后的S1信号的高电平和低电平的持续时间的值，N为自然数；

b.在第N+1个上升沿，比较所述记录的同步过后的S1信号的高电平和低电平的持续时间的值；

c.当所述记录的同步过后的S1信号的高电平的持续时间的值大于所述记录的同步过后的S1信号的低电平的持续时间的值时，解码输出为1，当所述记录的同步过后的S1信号的高电平的持续时间的值小于所述记录的同步过后的S1信号的低电平的持续时间的值时，解码输出为0；

d.经过一个CLK的延时，同时清空所述记录同步过后的S1信号的高电平和低电平的持续时间的值；

e.从第N+1个S1上升沿信号开始，分别记录同步过后的S1信号的高电平和低电平的持续时间的值，执行步骤b至d，直至所述SWP接口脱离SUSPEND状态。

2.如权利要求1所述的方法，其特征在于，所述S1信号的编码方式为：

当所述高电平与所述低电平的占空比为3:1时，表示为逻辑1，当所述高电平与所述低电平的占空比为1:3时，表示为逻辑0。

3.如权利要求1或2所述的方法，其特征在于，所述的步骤a包括：

分别记录同步过后的S1信号的高电平和低电平持续的时钟周期个数。

4.如权利要求3所述的方法，其特征在于：

当采样时钟频率为28MHz时，所述S1信号波特率为212kb/s，1比特数据跨度约为4720ns/bit，需要132个采样时钟。

5.如权利要求4所述的方法，其特征在于：

逻辑1高电平为3540ns，低电平为1180ns，逻辑0高电平为1180ns，低电平为3580ns。

6.如权利要求1或2所述的方法，其特征在于，所述S1信号为CLF前端芯片到SIM卡C6管脚的信号。

7.如权利要求1或2所述的方法，其特征在于，所述N等于1。

8.一种SWP接口S1信号解码电路，其特征在于，该解码电路包括寄存器、加法器、选择器，比较器，以及解码模块和清空模块，其中：

所述寄存器用于当所述SWP接口进入SUSPEND状态时，从第N个S1上升沿信号开始，分别记录同步过后的S1信号的高电平和低电平的持续时间的值，N为自然数；

所述比较器用于在第N+1个上升沿，比较所述记录的同步过后的S1信号的高电平和低电平的持续时间的值；

所述解码模块用于当所述记录的同步过后的S1信号的高电平的持续时间的值大于所述记录的同步过后的S1信号的低电平的持续时间的值时，解码输出为1，当所述记录的同步过后的S1信号的高电平的持续时间的值小于所述记录的同步过后的S1信号的低电平的持续时间的值时，解码输出为0；

所述清空模块在经过一个CLK的延时后，同时清空所述记录同步过后的S1信号的高电平和低电平的持续时间的值。

9.如权利要求8所述的电路，其特征在于，所述寄存器为2个10位寄存器h_cnt和l_cnt。

10.如权利要求9所述的系统，其特征在于，所述寄存器h_cnt和l_cnt，具体用于：

分别记录同步过后的S1信号的高电平和低电平持续的时钟周期个数。