CN104078508B - 一种基于二维半导体晶体的栅控pn结 - Google Patents

一种基于二维半导体晶体的栅控pn结 Download PDF

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Abstract

本发明涉及一种基于二维半导体晶体的栅控PN结,包括:栅区、源区、漏区、沟道区和衬底。本发明采用对离子导电、对电子绝缘的固态多孔材料作为栅介质层,所述栅介质同时含有正、负两种离子。栅介质与沟道区的界面形成一个理论厚度只有1nm的双电层电容,使得器件可以在较低的栅压下对沟道区静电掺杂。本发明采用分离栅电极结构,通过控制第一栅电极和第二栅电极的电压极性,本发明器件可以实现NP、PN、NN、PP等多种构造。

Description

一种基于二维半导体晶体的栅控PN结
技术领域
本发明涉及微电子与光电子领域,特别涉及一种基于二维半导体晶体的栅控PN结。
背景技术
单层MoS2等二维层状半导体晶体由于具有柔韧性好、透明度高、直接带隙等优点,被认为是非常具有潜力的下一代光电材料。PN结是构成二极管、双极型晶体管、光探测器件、发光二极管和太阳能电池等微电子、光电子器件的基本元件,因此在二维半导体晶体上形成PN结是构建复杂器件的第一步,与块体材料相比,二维半导体晶体只有一个分子层厚,采用传统的半导体掺杂办法会使器件的性能退化。
基于二维半导体晶体的静电掺杂理论,最近,BrittonW.H.Baugher等研究人员在题为Optoelectronic devices based on electrically tunable p–n diodes in amonolayer dichalcogenide(基于电场可调单层二硫化物PN结的光电子器件)(Naturenanotechnology9.4(2014):262-267)的文献中提出了一种基于分离栅极的单层WSe2PN结。该类器件中,单层WSe2被放置在具有分离结构的栅电极的氧化层上。通过在分离的栅极上分别施加正负电压,使得单层WSe2中实现静电掺杂,从而形成PN结。上述文献中分别采用HfO2作为栅介质层,器件的工作的电压都非常高(大于10V)。
近来,一种以双电层材料为栅介质的二维半导体晶体场效应晶体管引起了广泛关注,这类器件的栅介质与沟道区的界面形成双电层电容,该电容的厚度理论上仅为1nm,产生的电容比较大,通常比常规栅介质材料高出数倍甚至数十倍。由于其电容值很大,这类器件的工作电压很低(1V-3V)。例如:Jo,Sanghyun等研究员在题为Mono-and Bi-layerWS2Light-Emitting Transistors(Nano letters(2014))的文献中提出了一种以离子液体为栅介质的单层和双层WS2发光晶体管。当VDS<VGS时,该器件等效于一个场效应晶体管,可以实现电子和空穴导电,其工作电压小于3V;当VDS>VGS时,沟道区会形成一个PN结。但是这类以离子液体或有机聚合物作为栅介质的器件存在以下缺点:(1)不能与传统半导体工艺兼容,器件的稳定性差;(2)离子液或有机聚合物往往覆盖在沟道区上方,因此不利于在光探测器、光电二极管等领域的应用;(3)器件形成的PN结不稳定,且PN结位置依赖于源漏电压。
发明内容
针对现有技术存在的上述缺陷,本发明提供了一种与半导体工艺兼容的基于二维半导体晶体的栅控PN结。
本发明通过以下技术方案实现,本发明包括栅区、源区、漏区、沟道区和衬底,所述栅区位于所述沟道区的下方,所述栅区包括栅介质和栅电极,所述栅电极由两个分离的第一栅电极和第二栅电极构成,所述源区和所述漏区位于所述沟道区的两侧,所述源区、所述漏区和所述栅区设置在所述衬底之上;所述栅介质为对电子绝缘、对离子导电的无机多孔材料,所述栅介质同时含有正、负两种离子。
优选地,所述正离子为锂离子、钠离子、镁离子、钾离子、钙离子中一种或多种。
优选地,所述负离子为氯离子、氢氧根离子中的一种或多种。
优选地,所述离子可以在电场作用下移动到栅介质与沟道区界面,形成双电层电容,实现对沟道区的静电掺杂。
优选地,所述无机多孔材料包括:SiO2、Al2O3、WO3、Ta2O5、HfO2、ZnO2、TiO2
优选地,所述的源区、漏区和所述栅电极材料为导体材料,包括Au、Pt、Ti、ITO。
优选地,所述衬底材料为绝缘材料,包括硅片、玻璃、石英、陶瓷、塑料、聚亚酰胺、聚对苯二甲酸乙二酯或特殊纸制材料。
优选地,所述沟道区采用单二维半导体晶体,包括:单层MoS2、MoSe2、MoTe2、WS2、WSe2、WTe2、GeS2、GeSe2、GeTe2、SnS2、SnSe2、SnTe2、PbS2、PbSe2、PbTe2、GaS、GaSe、GaTe、InS、InSe、InTe。
本发明采用的栅介质材料可以使栅极工作电压变低,同时沟道区采用单层二维半导体晶体,可以对沟道区有效的静电掺杂,形成PN结。通过控制第一栅电极的电压极性,可以将栅电极上方的沟道区掺杂成n型或p型。通过控制第二栅电极的电压极性,可以将沟道区右侧掺杂成n型或p型。
与现有技术相比,本发明具有如下的有益效果:
本发明的半导体器件采用双电层电容原理实现对薄层二维半导体晶体的静电掺杂,所需电压非常低。同时区别于传统的离子液体或有机聚合物等双电层材料,本发明采用无机多孔材料作为栅介质与传统半导体工艺兼容。本发明采用分离栅电极结构,通过控制第一栅电极和第二栅电极的电压极性,本发明器件可以实现NP、PN、NN、PP等多种构造。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述,本发明的其它特征、目的和优点将会变得更明显:
图1是本发明一较优实施例中栅控PN结的结构剖面图;
图2a和图2b说明本发明栅控PN结分别在第一栅电极施加正电压,第二栅电极施加负电压;第一栅电极施加正电压,第二栅电极施加负电压情况下工作原理图;
图3为本发明栅控PN结工作在NN、PP、PN、NP结状态时源漏电压电流关系图。
具体实施方式
下面结合附图对本发明的实施例作详细说明:本实施例在以本发明技术方案为前提下进行实施,给出了详细的实施方式和具体的操作过程,但本发明的保护范围不限于下述的实施例。
如图1所示一种基于二维半导体晶体的栅控PN结包括栅区20、源区40、漏区50、沟道区30和衬底10,栅区20位于沟道区30的下方,栅区包括栅介质21、第一栅电极22和第二栅电极23,源区40和漏区50位于沟道区30的两侧,源区40、漏区50和栅区30均设置在所述衬底10之上。
所述衬底材料为绝缘材料,包括硅片、玻璃、石英、陶瓷、塑料、聚亚酰胺、聚对苯二甲酸乙二酯。在在本实施例中衬底10采用硅片。
所述栅介质为对电子绝缘、对离子导电的无机多孔材料,所述栅介质同时含有正、负两种离子。所述正离子为锂离子、钠离子、镁离子、钾离子、钙离子中一种或多种。所述负离子为氯离子、氢氧根离子中的一种或多种。所述无机多孔材料包括:SiO2、Al2O3、WO3、Ta2O5、HfO2、ZnO2、TiO2。在本实施例中,栅介质22采用多孔二氧化硅。
所述的源区、漏区和所述栅电极材料为导体材料,包括Au、Pt、Ti、ITO。在本实施例中,源区40、漏区50和栅电极21均采用ITO。
所述沟道区采用单二维半导体晶体,包括:单层MoS2、MoSe2、MoTe2、WS2、WSe2、WTe2、GeS2、GeSe2、GeTe2、SnS2、SnSe2、SnTe2、PbS2、PbSe2、PbTe2、GaS、GaSe、GaTe、InS、InSe、InTe。在本实施例中,沟道区30采用单层MoS2
本实例中基于二维半导体晶体的栅控PN结的制备方法为:
首先在硅片上制备第一和第二栅电极:甩5um厚的光刻胶并图形化,在真空度为10-5量级反应腔内通入14sccm流量的氩气,反应腔体压强稳定在2-3Pa,在溅射功率为100W的条件下溅射200nm厚的ITO薄膜,采用lift-off工艺去光刻胶。然后采用PECVD方法沉积4um多孔二氧化硅层作为栅介质层,当腔体压强低于10Pa时,通过氧气18sccm、硅烷5sccm、氩气45sccm,使腔体压强维持在20Pa,打开射频电源,功率为100W,时间在10分钟左右。透射电镜电镜表征结果表明,沉积得到的栅介质层由直径30nm左右的二氧化硅颗粒组成的稀疏的薄膜,这样的结构有利于离子的迁移。
随后在栅介质层能引入正负离子,将得到的样品,整体泡在浓度为1%的LiCl溶液中,两小时之后样品在60℃的真空环境下干燥。
将制备好的单层MoS2采用类似转移石墨烯的办法转移到栅介质上,MoS2单层可以采用机械剥离、溶液剥离、化学气相沉积、分子束外延等方法制备。
最后制作源漏电极:甩5um厚的光刻胶并图形化,溅射200nmITO薄膜,采用lift-off工艺去光刻胶,至此器件制备完成。
当第一栅电极上施加+1V电压、第二栅电极上施加负-1V时(如图2a)单层MoS2沟道区的左侧和右侧分别感应出电子和空穴,此时器件等效于NP结。
当第一栅电极上施加-1V、第二栅电极上施加+1V电压时(如图2b)单层MoS2沟道区的左侧和右侧分别感应出空穴和电子,此时器件等效于PN结。
因此通过控制第一栅电极和第二栅电极的电压极性可以得到如表1所总结的多种器件。
表1:通过控制第一、第二栅电极电压极性可以得到的多种器件构造
第一栅电极极性 第二栅电极极性 器件
NP
PN
NN
PP
图3所示为当器件为表1所示构造时源漏之间的I-V曲线。
本实施例中,器件尺寸不受限制,可以根据实际情况进行设计。
本实施例中采用的上述各种材料实现本发明的目的,同样的,上述其他无机多孔材料、导体材料、绝缘材料、正负离子等,因为材料的性质类似,因此本领域技术人员是完全能够实现的。
本发明采用对离子导电、对电子绝缘的固态多孔材料作为栅介质层,栅介质与沟道区的界面形成一个理论厚度只有1nm的双电层电容,使得器件可以在较低的栅压下对沟道区静电掺杂。本发明采用分离栅电极结构,通过控制第一栅电极和第二栅电极的电压极性,本发明器件可以实现NP、PN、NN、PP等多种构造。
以上对本发明的具体实施例进行了描述。需要理解的是,本发明并不局限于上述特定实施方式,本领域技术人员可以在权利要求的范围内做出各种变形或修改,这并不影响本发明的实质内容。

Claims (4)

1.一种基于二维半导体晶体的栅控PN结,包括栅区、源区、漏区、沟道区和衬底,其特征在于,所述栅区位于所述沟道区的下方,所述栅区包括栅介质和栅电极,所述栅电极由两个分离的第一栅电极和第二栅电极构成,所述源区和所述漏区位于所述沟道区的两侧,所述源区、所述漏区和所述栅区设置在所述衬底之上;所述栅介质为对电子绝缘、对离子导电的无机多孔材料,所述栅介质同时含有正、负两种离子;
所述正离子为钠离子、镁离子、钾离子、钙离子中一种或多种;
所述负离子为氢氧根离子;
所述离子能在电场作用下移动到栅介质与沟道区界面,形成双电层电容,实现对沟道区的静电掺杂;
所述沟道区采用单层二维半导体晶体;
所述无机多孔材料为Al2O3、WO3、Ta2O5、HfO2、ZnO2、TiO2中任一种;
所述源区、漏区和所述栅电极材料为导体材料,所述导体材料为Pt、Ti、ITO中任一种;
通过控制第一栅电极的电压极性,将第一栅电极上方沟道区掺杂成n型或p型,通过控制第二栅电极的电压极性,将第二栅电极上方沟道区掺杂成n型或p型。
2.根据权利要求1所述的基于二维半导体晶体的栅控PN结,其特征在于:所述离子在制备无机多孔栅电介质过程中引入,或者在制备好无机多孔栅介质后再引入。
3.根据权利要求1-2任一项所述的基于二维半导体晶体的栅控PN结,其特征在于:所述衬底材料为绝缘材料,所述绝缘材料为硅片、玻璃、石英、陶瓷、塑料、聚亚酰胺、聚对苯二甲酸乙二酯中的一种。
4.根据权利要求1-2任一项所述的基于二维半导体晶体的栅控PN结,其特征在于:所述单层二维半导体晶体为单层MoS2、MoSe2、MoTe2、WS2、WSe2、WTe2、GeS2、GeSe2、GeTe2、SnS2、SnSe2、SnTe2、PbS2、PbSe2、PbTe2、GaS、GaSe、GaTe、InS、InSe、InTe中任一种。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105093259B (zh) * 2015-08-14 2018-12-18 京东方科技集团股份有限公司 射线探测器
CN105148946B (zh) * 2015-10-10 2017-04-05 郑州大学 一种二维二硫化钨/一水合三氧化钨横向异质结及其制备方法、应用
WO2018014170A1 (zh) * 2016-07-19 2018-01-25 华为技术有限公司 隧穿场效应晶体管及其制备方法
CN106783541B (zh) * 2016-12-20 2019-06-04 中国科学院化学研究所 一种硒化亚锗多晶薄膜和含有该薄膜的太阳能电池及其制备方法
CN107424911B (zh) * 2017-04-25 2020-07-31 郑州轻工业学院 具有垂直结构的SnSe2/MoSe2新型异质结的制备方法及其场效应性能改性方法
CN109671781B (zh) * 2018-12-20 2022-04-12 中国科学院微电子研究所 基于二维材料的晶体管及其制备方法
CN109950403B (zh) * 2019-03-29 2024-03-26 中国科学院上海技术物理研究所 一种铁电场调控的二维材料pn结光电探测器及制备方法
CN111009586A (zh) * 2019-11-29 2020-04-14 深圳市立洋光电子股份有限公司 光电器件及其制备方法
CN111863625B (zh) * 2020-07-28 2023-04-07 哈尔滨工业大学 一种单一材料pn异质结及其设计方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6825133B2 (en) * 2003-01-22 2004-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Use of fluorine implantation to form a charge balanced nitrided gate dielectric layer
CN1282223C (zh) * 2002-05-20 2006-10-25 台湾积体电路制造股份有限公司 栅极介电层的制造方法
US8383443B2 (en) * 2010-05-14 2013-02-26 International Business Machines Corporation Non-uniform gate dielectric charge for pixel sensor cells and methods of manufacturing

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