CN104051444A - 一种射频基带集成电路 - Google Patents

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Abstract

本发明提供一种射频基带集成电路，包括sip芯片（1）以及外部管脚（2），sip芯片包括射频芯片（3）以及基带芯片（4），射频芯片（3）的焊盘（31）通过绑定线（5）与外部管脚（2）连接；基带芯片（4）的焊盘（41）也通过绑定线（5）与外部管脚（2）连接；射频芯片（3）的焊盘（32）与基带芯片（4）的焊盘（42）通过绑定线（5）电气连接。不仅可以有效解决当前导航芯片的尺寸较大的问题；还可以缩短产品研发周期，降低成本和风险，加快产品推进市场。

Description

一种射频基带集成电路
技术领域
本发明涉及硬件领域，特别涉及一种射频基带集成电路。
背景技术
随着北斗卫星导航定位系统的迅速推广，市面上终端应用趋向小型化、差异化。这也要求导航芯片尺寸必须变小以满足各种形式需求。
针对上述现状，目前有一些解决方案，例如采用更低的工艺把导航基带芯片尺寸做得更小、采用Embedded RF（Embedded Radio Frequency，内嵌射频电路）方案把射频和基带做成一颗裸芯片、采用系统级封装技术把射频芯片和基带芯片做成BGA(Ball Grid Array，球形触点阵列，表面贴装型封装之一)类封装的SiP芯片（System in Package，系统级封装）等。但是每种解决方案都有一定的局限性。比如采用更低工艺来设计基带芯片方案和采用Embedded RF方案普遍会存在三个问题：
第一、需要投入的资源非常大；
第二、研发周期长，影响产品上市时间；
第三、低工艺设计的风险比较高。
采用系统级封装技术集成射频芯片和基带芯片，能缩短研发周期，极大降低研发成本，加快产品上市时间，但是射频芯片和基带芯片做成BGA的封装成本相对较高，除了芯片尺寸收益，整体封装成本甚至大于两颗独立封装芯片。另外，SiP内部互连线的测试复杂性和测试成本，一直未得到很好的解决，往往也是导致封装出货后芯片良率低下或者芯片失效时定位困难。
发明内容
基于上述情况，本发明的目的是提供一种射频基带集成电路，可以增加射频芯片的可测试性，增加射频和基带内部互连线的测试覆盖率，低成本、简单快速地判断芯片内部互连线的连通性，有效解决射频芯片和基带芯片系统级封装引入的风险、测试复杂度、FT（Final test，芯片终测）测试成本高的问题。
本发明提出了一种射频基带集成电路，包括sip芯片1以及外部管脚2，sip芯片包括射频芯片3以及基带芯片4，射频芯片3的焊盘31通过绑定线5与外部管脚2连接；基带芯片4的焊盘41也通过绑定线5与外部管脚2连接；射频芯片3的焊盘32与基带芯片4的焊盘42通过绑定线5电气连接。
进一步地，射频芯片3和芯基带芯片4采用并排方式布局的QFN封装。
进一步地，基带芯片4的内核电路43包括测试电路431。
进一步地，基带芯片4包括工作模式控制管脚411，所述工作模式控制管脚411根据电平控制所述测试电路431。
相对于现有技术，本发明提供的一种射频基带集成电路， 至少具备下述优点：一、有效解决当前导航芯片的尺寸较大的问题；二、可以有效解决射频芯片和基带芯片系统级封装引入的风险、测试复杂度、FT（Final test，芯片终测）测试成本高的问题；三、缩短产品研发周期，降低成本和风险，加快产品推进市场。
附图说明
图1是本发明的一种射频基带集成电路结构示意图；
图2是本发明的射频芯片和基带芯片端口连接方式示意图；
图3是本发明的基带芯片中的测试电路连接方式示意图。
具体实施方式
现有技术的SiP装置射频芯片和基带芯片一般选择采用裸芯片堆叠方式，工程实践表明，射频芯片跟基带芯片采用堆叠方式，极其容易受到基带芯片内部高速跳变数字信号的干扰，降低射频自身性能。另外，由于射频芯片尺寸通常小于基带芯片，堆叠方式也容易使得射频芯片输入信号打线变长，引入更大的封装寄生参数，最终导致导航芯片的整体性能下降。
而在SiP装置选择常规的BGA封装也是常用的技术，但是也会带来下面的两个不利影响：一来BGA封装带有基板，封装生产制造流程相对复杂周期较长，主要体现是增加封装成本，二来射频芯片通过基板走线出Ball（焊球，BGA封装的外部可见管脚），由于RF部分信号线的特殊要求，如地线打线长度、信号在基板走线的阻抗匹配控制和封装RLC（电阻电感电容）寄生参数要求，增加基板设计的复杂性，延长设计周期。
而本实施例通过SiP技术集成RF Die（Radio Frequency Die，射频芯片/射频芯片）和BB Die（BaseBand Die，基带芯片/基带芯片），采用业界主流且经济的封装类型：QFN封装（Quad Flat No-lead package，四侧无引脚扁平封装）。这种类型不仅可以缩小导航芯片尺寸，同时也能降低封装成本。
以下结合其中的较佳实施方式对本发明方案进行详细阐述。
图1所示为一种射频基带集成电路结构示意图。
一种射频基带集成电路，包括sip芯片1以及外部管脚2，sip芯片包括射频芯片3以及基带芯片4，射频芯片3的焊盘31通过绑定线5与外部管脚2连接；基带芯片4的焊盘41也通过绑定线5与外部管脚2连接；射频芯片3的焊盘32与基带芯片4的焊盘42通过绑定线5电气连接。
工作时，sip芯片外部管脚2的一输入端连接天线，通过天线接收所有可见导航卫星的信号，sip芯片外部管脚接收的信号，通过绑定线5送给射频芯片3的焊盘31。射频芯片内部进行滤波放大、与本振信号混频而下变频成中频信号，最后经模数转换器将中频信号转变成离散时间的数字中频信号。在sip芯片内部，射频芯片的数字中频信号输出到焊盘32，再由绑定线5送给基带芯片4的焊盘42。基带芯片4接收数字中频信号后，复制出与卫星信号相一致的本地载波和本地伪码信号，实现对导航信号的捕获和跟踪，获得伪距和载波相位等测量值以及解调出导航电文。解调出的导航电文在基带芯片内部进行后处理变成通用的数据输出格式，输出到基带芯片4的焊盘41，经绑定线5送到sip芯片外部管脚。终端导航接收机主控模块直接从sip芯片相应的外部管脚获取定位时间、经度、纬度、高度、定位卫星数等信息。
本SiP装置中射频芯片和基带芯片采用并排方式进行（Side by Side）布局的QFN封装（Side by Side：并排，有别于Stack by Stack：裸芯片堆叠方式）。
本SiP装置采用QFN封装，主要是因为QFN封装设计简单，封装引入的寄生参数小，生产制造流程较为简单，并且可以保持导航芯片的整体性能。
如图2所示，射频芯片和基带芯片在设计进行到焊盘的排布阶段，为使得射频芯片的数字中频信号跟基带芯片的数字中频输入信号在sip芯片内部绑定线互连，射频芯片输出的数字中频信号，包括中频时钟、多路符值位、多路符号位，在射频芯片右侧按顺序排好焊盘32。基带芯片参考射频芯片数字中频信号的焊盘32顺序，在基带芯片左侧排布数字中频信号输入焊盘42。此外，射频芯片的其他焊盘31和基带芯片其他焊盘41的排布顺序和位置，只要保证sip封装可以打线即可。
进入封装生产制造过程时，在系统级封装集成时，在SiP内部直接采用绑定线5把数字中频信号相对应的焊盘连接起来，无需像BGA通过打线到基板，再通过基板上面走线连接，降低封装的复杂性和成本。
在基带芯片内部插入互连线连通性的测试电路，通过切换芯片模式控制管脚的电平。是芯片进入到指定测试模式，将封装内部直接与射频芯片输出信号的直连的IO复用到封装外部可见的管脚，方便ATE（Auto Test Equipment，集成电路自动测试机台）进行FT（Final Test，芯片终测）测试。
如图3所示，在基带芯片的电路设计阶段，在基带芯片的内核电路43插入测试电路431，这部分电路在基带芯片处于正常工作的模式下是不起作用的，仅当基带芯片的工作模式控制管脚411的电平从0切换至1，使得基带芯片进入SiP芯片内部互连线连通性测试的特定模式。此时，与射频芯片内部相连的基带芯片 焊盘42（IO端口）接收到的中频信号，都被基带芯片测试电路431通过多路器复用输出到基带芯片的其他焊盘412。这些焊盘412要求在系统级封装时都必须是连接到sip芯片的外部管脚，也就是说对于SiP芯片，这些管脚是封装外部可见的。
在对sip芯片进行FT测试时，将基带芯片切换到指定测试模式，通过ATE对基带芯片多路器复用输出的封装外部可见管脚进行检测频率、占空比、直流电平值，判断射频芯片和基带芯片内部互连线的连通性。
在芯片封装制造过程中，通常做系统级封装的裸芯片包括射频芯片和基带芯片，都被要求是KGD（Known Good Die，已知测试通过的管芯），对封装好的sip芯片进行FT测试。FT主要目的是筛选出由于封装工序引入的不良品，保证sip芯片供货的良率。对于上述sip芯片，射频芯片和基带芯片所有通过绑定线5直连到外部管脚的焊盘，可以采用业界常规continuity（连通性，通常是检查从封装管脚到内部管芯的焊盘一端）测试，给sip芯片外部管脚所有外部管脚灌入±100mA电流，检测sip芯片外部管脚的电平值从而判断射频芯片的焊盘31和基带芯片的焊盘41到sip芯片外部管脚的连通性。
对于上述系统性封装装置，在通过continuity测试之后，再进行sip芯片的射频芯片和基带芯片内部互连线的测试。测试时先给sip芯片1正常供电，保证射频芯片3和基带芯片4正常工作，射频芯片的输入端某一焊盘31，对应到sip芯片的某一外部管脚，能直接接收到空间中存在的微弱卫星信号，而不需要额外昂贵射频专用测试机台或外挂的射频信号源给射频芯片输入端提供调制的卫星信号，此时射频芯片会有输出16MHz左右的数字中频信号，送到基带芯片的焊盘42（IO端口）。同时，ATE将基带芯片的模式控制管脚电平从0切换至1，ATE即可直接检测多路器复用输出的基带芯片连接的外部可见管脚。ATE通过常规的频率检测、信号高低电平的占空比和直流电压值检测等方法，迅速判断射频芯片和基带芯片内部互连线是否存在断路或短路的情况，达到经济、快速、便捷地筛选由于系统级封装引入的不良品sip芯片。
以上所述实例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (4)

1.一种射频基带集成电路，其特征在于，包括sip芯片（1）以及外部管脚（2），所述sip芯片（1）包括射频芯片（3）以及基带芯片（4），射频芯片（3）的焊盘（31）通过绑定线（5）与外部管脚（2）连接；基带芯片（4）的焊盘（41）也通过绑定线（5）与外部管脚（2）连接；射频芯片（3）的焊盘（32）与基带芯片（4）的焊盘（42）通过绑定线（5）电气连接。
2.根据权利要求1所述的射频基带集成电路，其特征在于，所述射频芯片（3）和芯基带芯片（4）采用并排方式布局的QFN封装。
3.根据权利要求1所述的射频基带集成电路，其特征在于，所述基带芯片（4）的内核电路（43）包括测试电路（431）。
4.根据权利要求3所述的射频基带集成电路，其特征在于，所述基带芯片（4）包括工作模式控制管脚（411），所述工作模式控制管脚（411）根据电平控制所述测试电路（431）。
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