CN104035894B - 基于光互连的并行访问存储系统 - Google Patents

Abstract

本发明公开了一种基于光互连的并行访问存储系统，主要解决现有电总线存储系统访问带宽低，访问延时大，面积开销大，板级电路数据速率低的问题。其包括光传输层(101)和存储层(103)，光传输层上设有光发射器，光接收器，U形波导，宽带微环，光接收器和光发射器位于光传输层中部位置，分两排排列，U形波导环绕参考位置排列放置；存储层的每层均放置有存储单元(104)，存储单元呈现网格分布排列，同一rank中的存储单元垂直分布于不同存储层上。本发明提高了存储系统的并行访问性能，增加了数据访问带宽和数据速率，降低了访问时延，减少了存储系统在电路板上的面积开销，可用于处理器核与存储系统之间光通信。

Description

基于光互连的并行访问存储系统

技术领域

本发明属于通信技术领域，特别涉及光互连的存储系统，可用于处理器核与存储系统之间光指令，光数据通信。

技术背景

存储系统，用于计算机中处理器核所使用数据的存储。存储系统包括存储控制器与存储单元。工作于锁步模式的一组存储单元的集合称为rank。存储控制器与rank之间通过电总线的方式进行连接，包括片选总线，地址指令总线和数据总线。存储单元包括地址寄存器，指令控制器，行地址解码器，列地址解码器，数据锁存与驱动器和存储阵列。存储控制器，存储单元放置于电路板的同一层上，存储控制器与存储单元之间，同一rank中的存储单元之间通过板级电路相连接。

当处理器核需要向存储系统中一个rank写入数据时，存储控制器首先通过片选总线选定该rank，然后通过地址总线将数据地址发送到存储单元，存储单元中的指令控制器、行地址解码器和列地址解码器确定存储阵列中的位置，最后存储控制器通过数据总线将数据发送到存储单元，经由数据锁存与驱动器，完成将数据写入到存储阵列中。

当处理器核需要从存储系统中一个rank读取数据时，存储控制器首先通过片选总线选定该rank，然后通过地址总线将数据地址发送到存储单元，存储单元中的指令控制器、行地址解码器和列地址解码器确定数据在存储阵列中的位置，最后存储单元将数据通过数据锁存与驱动器发送到数据总线，完成数据的读取操作。

现有的存储系统结构具有以下不足。首先，在连接方面，存储控制器通过片选总线，地址指令总线和数据总线连接各个rank，由于存储控制器在同一时刻仅能通过片选方式与一个rank通信，当处理器核数目不断增加，同一时间访问存储系统的读写请求随之增加，基于电总线结构的存储系统会出现通信带宽难以提高的问题。其次，扩展存储系统时，需要增加连接到电总线上的rank的数目，电总线连接方式还会使访问存储系统的延时不断增大，存储容量提升没有提高存储系统的性能。第三，存储单元放置于电路板的同一层上，各个存储单元通过板级电路相连接，板级连接线会占用大量电路板面积，同时电路板上长连线会造成信号失真与功耗增加，板级连线上的数据速率受电信号频率限制无法突破性增加。

发明内容

本发明的目的在于针对现有电总线存储系统的不足，提出一种基于光互连的并行访问存储系统，以解决现有电总线存储系统访问带宽低，扩展存储系统时访问延时大，面积开销大，板级电路数据速率低的问题。

为实现上述目的，本发明的并行访问存储系统利用3D堆叠设计技术和片上光互连技术进行设计，其特征在于，采用三维分层结构，它包括光传输层和存储层，光传输层位于顶层，顶层以下其余层为存储层；

所述光传输层，用于完成存储层与系统外部的处理器核之间的光通信，该光传输层上设有N个光发射器，N个光接收器，N条U形波导，N²个宽带发射微环，N²个宽带接收微环，这些光接收器和光发射器位于光传输层的中部位置，且分两排排列，每一排中的光接收器与光发射器交替放置，N条U形波导环绕光发射器与光接收器由中心向四周排列放置；

所述存储层，放置有存储单元，工作于锁步模式的一组存储单元的集合称为rank，同一rank中的存储单元垂直分布于不同存储层上，所有存储层上共有N个rank，在存储层的每层上，N个存储单元均匀放置，呈现网格分布排列，其中N等于2ⁿ，n为非负整数，0＜＜n＜＜log₂M，M取正整数，M为一根波导上可以传输的最大波长数。

作为优选，每个光发射器由一个发射控制器，M个窄带发射微环和一段90°弯折发射波导构成；该发射控制器用于为存储层发送来的电数据信息和电确认信息进行波长分配，该M个窄带发射微环用于将电信息转换为M个特定波长的光信息，该90°弯折发射波导用于将光发射器窄带发射微环发送的光信息传输至U形波导上的宽带发射微环，其一条边上横排放置M个窄带发射微环，另一条边与N条U形波导垂直相交；第i个rank光发射器的90°弯折发射波导与第k条U形波导的交叉点为tik，第1,2,…,N个rank光发射器90°弯折发射波导与U形波导交叉点构成发射交叉点矩阵T_N×N，1＜＜i,k＜＜N，i，k为正整数。

作为优选，每个光接收器由一个接收控制器，M个窄带接收微环和一段90°弯折接收波导构成；该接收控制器用于控制读写请求信息有序访问存储层，该M个窄带接收微环用于将M个波长的光信息转化为电信息，该90°弯折接收波导的一条边上横排放置M个窄带接收微环，另一条边与N条U形波导垂直相交，用于将光波导上的读写访问信息从宽带接收微环传输至光接收器的窄带接收微环；第i个rank光接收器的弯折波导与第k条U形波导的交叉点为r_ik，第1,2,…,N个rank中90°弯折接收波导与U形波导交叉点构成接收交叉点矩阵R_N×N，1＜＜i,k＜＜N，i，k为正整数。

作为优选，N²个宽带发射微环放置于U形波导与光发射器交叉点右上方，N²个宽带接收微环放置于U形波导与光接收器弯折波导交叉点左上方；该N²个宽带发射微环和N²个宽带接收微环可按照谐振波长组的不同分为N种，第j种记为MR_j，MR_j的谐振波长组为Λ_j，该谐振波长组Λ_j包含总共个谐振波长，1＜＜j＜＜N，j取正整数；所有发射交叉点右上方放置的宽带发射微环构成发射交叉点微环分布矩阵所有接收交叉点左上方放置的宽带接收微环构成接收交叉点微环分布矩阵矩阵与矩阵相等。

作为优选，存储单元包括：

电发射器，用于连接存储单元中数据驱动与控制模块，并通过一条TSV发射簇向光传输层发送电信号；

电接收器，用于连接存储单元中读写请求控制模块，并通过一条TSV接收簇从光传输层接收电信号；

读写请求控制模块，其分别与电接收器、读写指令控制模块、数据锁存与驱动模块相连，用于将读请求翻译为读指令，将写请求翻译为写指令和将写入数据送入数据锁存与驱动模块；

读写指令控制模块，其分别与读写请求控制模块、行地址解码模块、列地址解码模块、数据锁存与驱动模块相连，用于实现对存储阵列中数据的有序访问和确认数据锁存与驱动模块中的数据有效；

行地址解码模块，其分别与读写指令控制模块和存储阵列相连，用于从读写指令中提取行地址信息；

列地址解码模块，其分别与读写指令控制模块和存储阵列相连，用于从读写指令中提取列地址信息；

数据锁存与驱动模块，其分别与电发射器、读写请求控制模块、读写指令控制模块、存储阵列相连，用于锁存写入或读取的数据，并驱动数据传输；

存储阵列，其分别与行地址解码模块、列地址解码模块、数据锁存与驱动模块相连，用于存储需要读写的数据。

本发明与现有技术相比具有以下优点：

第一，由于使用光传输层中不同波长进行光通信，提高了存储系统的访问并行访问性能，存储容量增加时仍能够提供低时延存储系统访问。

第二，由于使用光传输层的波导进行通信，消除了现有存储系统引脚数量以及引脚数据速率对系统性能的限制，增加了存储系统数据访问带宽。

第三，由于使用三维光互连的结构，减少了存储系统在电路板上的面积开销，消除了由于板级电连线带来的信号失真与能耗开销问题。

附图说明

图1为本发明的整体结构示意图；

图2为本发明中的光传输层结构示意图；

图3为本发明中的存储层结构示意图。

具体实施方式

为更清楚地介绍问发明提出的基于光互连的并行访问存储系统，下面将结合附图和具体实例进行详细的说明。

参照图1，本发明系统是一个采用三维分层结构的并行访问存储系统，系统共有三层，顶层为光传输层101，顶层以下两层为存储层103，在两层存储层103上总共放置有8个存储单元104；任意一组垂直分布于存储层103两层上的2个存储单元工作于锁步模式，构成一个rank，两层存储层103上所有8个存储单元104共划分为4个rank；每层存储层上均匀放置4个存储单元，呈现网格分布排列；光传输层101与两层存储层103之间通过4条TSV发射簇102和4条TSV接收簇105垂直连接，这4条TSV发射簇和4条TSV接收簇是由光传输层101与存储层103之间的硅穿孔组成，用于实现光传输层101与存储层103之间的电连接；系统中使用的波导所能传输的波长数最大值为64。

参照图2，所述光传输层，其上设有4个光发射器201，4个光接收器202，4条U形波导203，16个宽带接收微环204，16个宽带发射微环207。这些光发射器201和光接收器202位于光传输层的中部位置，且分两排排列，每一排中包括2个光发射器201和2个光接收器202，且光接收器201与光发射器202交替放置；以4个光发射器201与4个光接收器202组成的中部为参考位置，4条U形波导203起始于该参考位置的下侧，经过参考位置的左侧，结束于参考位置的上侧，环绕参考位置排列分布。

所述每个光发射器201由一个发射控制器211，64个窄带发射微环205和一段90°弯折发射波导209构成；该发射控制器211首先为存储层发送来的电数据信息和电确认信息进行波长分配，对属于相同读请求的电数据信息和电确认信息分配相同波长，对属于不同读请求的电数据信息和电确认信息分配不同波长；波长分配后，发射控制器211将电数据信息和电确认信息发送至每个窄带发射微环205；每个窄带发射微环205具有一个谐振波长，各个窄带发射微环205之间谐振波长不同，用于将电信息转换为特定波长的光信息；该90°弯折发射波导209的一条边上横排放置64个窄带发射微环205，另一条边与4条U形波导203垂直相交形成交叉点，即第i个光发射器201中的90°弯折发射波导209与第k条U形波导203的交叉点为t_ik，1＜＜i,k＜＜4，i，k为正整数，所有光发射器201中90°弯折发射波导209与U形波导203的交叉点构成发射交叉点矩阵T_4×4；通过90°弯折发射波导209将经过光发射器201中窄带发射微环205转换的特定波长光信息传输至宽带发射微环207。

所述每个光接收器202由一个接收控制器206，64个窄带接收微环210和一段90°弯折接收波导208构成；该接收控制器206首先记录系统外部处理器核发送来的读写请求所使用的光波波长，然后按照读写请求的到达先后顺序，依次将读写请求发往存储层，实现对存储层的有序访问；每个窄带接收微环210具有一个谐振波长，各个窄带接收微环210之间谐振波长不同，64个窄带接收微环210将64个波长的写请求转换为电信息，发送给接收控制器206；该90°弯折接收波导208的一条边上横排放置64个窄带接收微环210，另一条边与4条U形波导203垂直相交形成交叉点，即第i个光接收器202中的90°弯折接收波导208与第k条U形波导203的交叉点为r_ik，1＜＜i,k＜＜4，i，k为正整数，所有光接收器202的90°弯折接收波导208与U形波导203交叉点构成接收交叉点矩阵R_4×4；通过90°弯折接收波导208将特定波长光信息从宽带接收微环204传输至光接收器202的窄带接收微环210。

所述16个宽带发射微环207分别放置于各个发射交叉点的右上方，16个宽带接收微环204分别放置于各个接收交叉点的左上方。16个宽带发射微环207与16个宽带接收微环204可按照谐振波长组的不同分为4种，第m种记为MR_m，MR_m具有的谐振波长组记为Λ_m，Λ_m包含总共16个谐振波长，不同谐振波长组所包含的波长不同，1＜＜m＜＜4，m为正整数；所有发射交叉点右上方放置的宽带发射微环207构成发射交叉点微环分布矩阵所有接收交叉点左上方放置的宽带接收微环204构成接收交叉点微环分布矩阵矩阵与矩阵相等，表示为：

例如，上述式<1>矩阵中第2行第4列的元素表示在交叉点t₂₄右上方放置的宽带发射微环的种类为MR₃，式<2>矩阵中第2行第4列的元素表示在交叉点r₂₄左上方放置的宽带接收微环的种类也为MR₃。

参照图3，存储层中存储单元包括：电接收器301、电发射器302、数据锁存与驱动模块303、列地址解码模块304、存储阵列305、行地址解码模块306、读写指令控制模块307和读写请求控制模块308。其中：电接收器301与读写请求控制模块308连接；电发射器302与数据锁存与驱动模块303连接；读写请求控制模块308分别与电接收器301、读写指令控制模块307和数据锁存与驱动模块303连接；读写指令控制模块307分别与读写请求控制模块308、行地址解码模块306、列地址解码模块304、数据锁存与驱动模块303连接；行地址解码模块306分别与读写指令控制模块307和存储阵列305连接；列地址解码模块304分别与读写指令控制模块307和存储阵列305连接；数据锁存与驱动模块303分别与电发射器302、读写请求控制模块308、读写指令控制模块307和存储阵列305连接；存储阵列305分别与行地址解码模块306、列地址解码模块304和数据锁存与驱动模块303连接。

电接收器301通过一条TSV接收簇接收光传输层中光接收器传送来的电信息，将电信息传输至读写请求控制模块308；电信息分为读请求，写请求和写入数据三种，当电信息为读、写请求时，读写请求控制模块308将读、写请求分别翻译为读指令和写指令，并发送至读写指令控制模块307，当电信息为写入数据时，读写请求控制模块308将写入数据送至数据锁存与驱动模块303；读写指令控制模块307将读写指令中的行、列地址相关信息分别发送至行地址解码模块306和列地址解码模块304，并判定数据锁存与驱动模块303中的数据是否有效；行地址解码模块306根据提取的行地址信息确定存储阵列305中的某一行的行号，列地址解码模块304根据提取的列地址信息确定存储阵列305的某一列的列号；存储阵列305根据行号，列号确定读写数据存储的具体位置，然后将数据从该位置读出发送至数据锁存与驱动模块303或从数据锁存与驱动模块303接收写入数据存储在该位置；数据锁存与驱动模块303对写入数据和读出数据进行锁存，写入数据和读出数据在经读写指令控制模块307确认有效后，有效的读出数据被驱动发送至电发射器302，有效的写入数据被驱动发送至存储阵列305；电发射器302将数据锁存与驱动模块303中的数据通过一条TSV发射簇发送至光传输层中光发射器。

以上描述仅是本发明的一个具体实例，并不构成对本发明的任何限制。显然对于本领域的专业人员来说，在了解了本发明内容和原理后，都可能在不背离本发明原理，结构的情况下，进行形式和细节上的各种修正和改变，但是这些基于本发明思想的修正和改变仍在本发明的权利要求保护范围之内。

Claims (5)

1.一种基于光互连的并行访问存储系统，采用三维分层结构，它包括光传输层和存储层，光传输层位于顶层，顶层以下其余层为存储层，其特征在于：

所述光传输层，用于完成存储层与系统外部的处理器核之间的光通信，该光传输层上设有N个光发射器，N个光接收器，N条U形波导，N²个宽带发射微环，N²个宽带接收微环，这些光接收器和光发射器位于光传输层的中部位置，且分两排排列，每一排中的光接收器与光发射器交替放置，N条U形波导环绕光发射器与光接收器由中心向四周排列放置；

每个光发射器由一个发射控制器，M个窄带发射微环和一段90°弯折发射波导构成；该发射控制器用于为存储层发送来的电数据信息和电确认信息进行波长分配，该M个窄带发射微环用于将电信息转换为M个特定波长的光信息，该90°弯折发射波导用于将光发射器窄带微环发送的光信息传输至U形波导上的宽带发射微环，其一条边上横排放置M个窄带发射微环，另一条边与N条U形波导垂直相交；第i个rank光发射器的90°弯折发射波导与第k条U形波导的交叉点为t_ik，第1,2,…,N个rank光发射器90°弯折发射波导与U形波导交叉点构成发射交叉点矩阵T_N×N，1≤i,k≤N，i，k为正整数；

每个光接收器由一个接收控制器，M个窄带接收微环和一段90°弯折接收波导构成；该接收控制器用于控制读写请求信息有序访问存储层，该M个窄带接收微环用于将M个波长的光信息转化为电信息，该90°弯折接收波导的一条边上横排放置M个窄带接收微环，另一条边与N条U形波导垂直相交，用于将光波导上的读写访问信息从宽带接收微环传输至光接收器的窄带接收微环；第i个rank光接收器的90°弯折接收波导与第k条U形波导的交叉点为r_ik，第1,2,…,N个rank中90°弯折接收波导与U形波导交叉点构成接收交叉点矩阵R_N×N，1≤i,k≤N，i，k为正整数；

所述存储层，放置有存储单元，工作于锁步模式的一组存储单元的集合称为rank，同一rank中的存储单元垂直分布于不同存储层上，所有存储层上共有N个rank，在存储层的每层上，N个存储单元均匀放置，呈现网格分布排列，其中N等于2ⁿ，n为非负整数，0≤n≤log₂M，M取正整数，M为一根波导上可以传输的最大波长数。

2.根据权利要求1所述的基于光互连的并行访问存储系统，其特征在于，光发射器用于一个rank向系统外部的处理器核发送光信息，它通过一条TSV发射簇连接存储层一个rank中的存储单元，该TSV发射簇为光传输层与存储层之间的一组硅穿孔，用于实现光传输层与存储层的电连接。

3.根据权利要求1所述的基于光互连的并行访问存储系统，其特征在于，光接收器用于接收系统外部的处理器核向一个rank发送来的光信息，它通过一条TSV接收簇连接存储层一个rank中的存储单元，该TSV接收簇为光传输层与存储层之间的一组硅穿孔，用于实现光传输层与存储层的电连接。

4.根据权利要求1所述的基于光互连的并行访问存储系统，其特征在于，N²个宽带发射微环放置于U形波导与光发射器交叉点右上方，N²个宽带接收微环放置于U形波导与光接收器弯折波导交叉点左上方；N²个宽带发射微环与N²个宽带接收微环按照谐振波长组的不同分为N种，第j种记为MR_j，MR_j的谐振波长组为Λ_j，该谐振波长组Λ_j包含总共个谐振波长，1≤j≤N，j取正整数；所有发射交叉点右上方放置的宽带发射微环构成发射交叉点微环分布矩阵所有接收交叉点左上方放置的宽带接收微环构成接收交叉点微环分布矩阵矩阵与矩阵相等，表示为：

上述式<1>矩阵中第a行第b列的元素表示在交叉点t_ab右上方放置的宽带发射微环的种类，式<2>矩阵中第c行第d列的元素表示在交叉点r_cd左上方放置的宽带接收微环的种类，1≤a,b,c,d≤N，a，b，c，d取正整数。

5.根据权利要求1所述的基于光互连的并行访问存储系统，其特征在于，存储单元包括：

电发射器，用于连接存储单元中数据驱动与控制模块，并通过一条TSV发射簇向光传输层中光发射器发送电信号；

电接收器，用于连接存储单元中读写请求控制模块，并通过一条TSV接收簇从光传输层中光接收器接收电信号；

读写请求控制模块，其分别与电接收器、读写指令控制模块、数据锁存与驱动模块相连，用于将读请求翻译为读指令，将写请求翻译为写指令和将写入数据送入数据锁存与驱动模块；

读写指令控制模块，其分别与读写请求控制模块、行地址解码模块、列地址解码模块、数据锁存与驱动模块相连，用于实现对存储阵列中数据的有序访问和确认数据锁存与驱动模块中的数据有效；

行地址解码模块，其分别与读写指令控制模块和存储阵列相连，用于从读写指令中提取行地址信息；

列地址解码模块，其分别与读写指令控制模块和存储阵列相连，用于从读写指令中提取列地址信息；

数据锁存与驱动模块，其分别与电发射器、读写请求控制模块、读写指令控制模块、存储阵列相连，用于锁存写入或读取的数据，并驱动数据传输；

存储阵列，其分别与行地址解码模块、列地址解码模块、数据锁存与驱动模块相连，用于存储需要读写的数据。