CN104025019A - 用于执行双块绝对差求和的系统、装置和方法 - Google Patents

用于执行双块绝对差求和的系统、装置和方法 Download PDF

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Abstract

描述了响应于单个向量双块打包绝对差求和指令而在计算机处理器中执行向量双块打包绝对差求和(SAD)的系统、装置和方法的实施例，该指令包括目的地向量寄存器操作数、第一和第二源操作数、立即数、以及操作码。

Description

用于执行双块绝对差求和的系统、装置和方法
发明领域
本发明的领域一般涉及计算机处理器架构，更具体而言，涉及当执行时导致特定结果的指令。
背景技术
指令集，或指令集架构(ISA)是涉及编程的计算机架构的一部分，并可以包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构，中断和异常处理、以及外部输入和输出(I/O)。在本文中术语指令一般指宏指令——即被提供给处理器(或指令转换器，该指令转换器(例如使用静态二进制翻译、包括动态编译的动态二进制翻译)翻译、变形、仿真，或以其他方式将指令转换成要由处理器处理的一个或多个指令)的指令)以用于执行的指令——而不是微指令或微操作(micro-op)——它们是处理器的解码器解码宏指令的结果。
ISA与微架构不同，微架构是实现指令集的处理器的内部设计。带有不同的微架构的处理器可以共享共同的指令集。例如，奔腾四(Pentium4)处理器、酷睿(CoreTM)处理器、以及来自加利福尼亚州桑尼威尔(Sunnyvale)的超微半导体有限公司(Advanced Micro Devices,Inc.)的诸多处理器执行几乎相同版本的x86指令集(在更新的版本中加入了一些扩展)，但具有不同的内部设计。例如，ISA的相同寄存器架构在不同的微架构中可使用已知的技术以不同方法来实现，包括专用物理寄存器、使用寄存器重命名机制(诸如，使用寄存器别名表RAT、重排序缓冲器ROB、以及引退寄存器组；使用多映射和寄存器池)的一个或多个动态分配物理寄存器等。除非另作说明，短语寄存器架构、寄存器组，以及寄存器在本文中被用来指代对软件/编程器以及指令指定寄存器的方式可见。在需要特殊性的情况下，形容词逻辑、架构，或软件可见的将用于表示寄存器架构中的寄存器/组，而不同的形容词将用于指定给定微型架构中的寄存器(例如，物理寄存器、重新排序缓冲器、引退寄存器、寄存器池)。
指令集包括一个或多个指令格式。给定指令格式定义各个字段(位的数量、位的位置)以指定要执行的操作(操作码)以及要对其执行该操作的操作码等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，给定指令格式的指令模板可被定义为具有指令格式的字段(所包括的字段通常按照相同顺序，但是至少一些字段具有不同的位位置，因为包括更少的字段)的不同子集，和/或被定义为具有不同解释的给定字段。由此，ISA的每一指令使用给定指令格式(并且如果定义，则在该指令格式的指令模板的给定一个中)来表达，并且包括用于指定操作和操作数的字段。例如，示例性ADD指令具有专用操作码以及包括用于指定该操作码的操作码字段和用于选择操作数的操作数字段(源1/目的地以及源2)的指令格式，并且该ADD指令在指令流中的出现将具有选择专用操作数的操作数字段中的专用内容。
科学、金融、自动向量化的通用，RMS(识别、挖掘以及合成)，以及可视和多媒体应用程序(例如，2D/3D图形、图像处理、视频压缩/解压缩、语音识别算法和音频操纵)常常需要对大量的数据项执行相同操作(被称为“数据并行性”)。单指令多数据(SIMD)是指使处理器对多个数据项执行操作的一种指令。SIMD技术特别适于能够在逻辑上将寄存器中的位分为若干个固定尺寸的数据元素的处理器，每一个元素都表示单独的值。例如，256位寄存器中的位可以被指定为四个单独的64位打包数据元素(四字(Q)尺寸的数据元素)，八个单独的32位打包数据元素(双字(D)尺寸的数据元素)，十六单独16位打包的数据元素(字(W)尺寸的数据元素)，或三十二个单独的8位数据元素(字节(B)尺寸的数据元素)来被操作的源操作数。这种类型的数据被称为打包数据类型或向量数据类型，这种数据类型的操作数被称为打包数据操作数或向量操作数。换句话说，打包数据项或向量指的是打包数据元素的序列，并且打包数据操作数或向量操作数是SIMD指令(也称为打包数据指令或向量指令)的源操作数或目的地操作数。
作为示例，一种类型的SIMD指令指定要以垂直方式对两个源向量操作数执行的单个向量操作，以利用相同数量的数据元素，以相同数据元素顺序，生成相同尺寸的目的地向量操作数(也称为结果向量操作数)。源向量操作数中的数据元素被称为源数据元素，而目的地向量操作数中的数据元素被称为目的地或结果数据元素。这些源向量操作数是相同尺寸的，并包含相同宽度的数据元素，如此，它们包含相同数量的数据元素。两个源向量操作数中的相同位位置中的源数据元素形成数据元素对(也称为相对应的数据元素；即，每个源操作数的数据元素位置0中的数据元素相对应，每个源操作数的数据元素位置1中的数据元素相对应，等等)。由该SIMD指令所指定的操作分别对这些源数据元素对中的每一对执行，以生成匹配数量的结果数据元素，如此，每一对源数据元素都具有对应的结果数据元素。由于操作是垂直的并且由于结果向量操作数尺寸相同，具有相同数量的数据元素，并且结果数据元素与源向量操作数以相同数据元素顺序来存储，因此，结果数据元素与源向量操作数中它们的对应源数据元素对处于结果向量操作数的相同位位置。除此示例性类型的SIMD指令之外，还有各种其他类型的SIMD指令(例如，只有一个或具有两个以上的源向量操作数的；以水平方式操作的；生成不同尺寸的结果向量操作数的，具有不同尺寸的数据元素的，和/或具有不同的数据元素顺序的)。应该理解，术语目的地向量操作数(或目的地操作数)被定义为执行由指令所指定的操作的直接结果，包括将该目的地操作数存储在某一位置(寄存器或在由该指令所指定的存储器地址)，以便它可以作为源操作数由另一指令访问(由另一指令指定该同一个位置)。
诸如由具有包括x86、MMXTM、流式SIMD扩展(SSE)、SSE2、SSE3、SSE4.1以及SSE4.2指令的指令集的CoreTM处理器使用的技术之类的SIMD技术，在应用程序性能方面实现了大大的改善。已经发布和/或公布了涉及高级向量扩展(AVX)(AVX1和AVX2)且使用向量扩展(VEX)编码方案的附加SIMD扩展集(例如，参见2011年10月的64和IA-32架构软件开发手册，并且参见2011年6月的高级向量扩展编程参考)。
附图简述
在附图的图形中作为示例而非限制地说明了本发明，其中类似的附图标记指示类似的元件，并且其中：
图1示出在字节元素上操作的示例性DBPSAD指令的操作的部分的示例性示图，其中所得的SAD计算结果被存储为字元素。
图2示出接下来64位通道(lane)计算。如果源和目的地是128位的，则这是所执行的全部计算。
图3示出更详细的示例性指令格式。
图4示出在处理器中使用DBPSAD指令的实施例。
图5示出处理DBPSAD指令的方法的实施例。
图6示出对于字节源数据元素尺寸和字目的地数据元素尺寸，DBPSAD的伪代码。
图7示出根据本发明的一个实施例的一个有效位向量写掩码元素的数量和向量尺寸和数据元素尺寸之间的相关性。
图8A-8B是示出根据本发明的实施例的通用向量友好指令格式及其指令模板的框图。
图9是示出根据本发明的实施例的示例性专用向量友好指令格式的框图；
图10是根据本发明的一个实施例的寄存器架构的框图。
图11A是示出根据本发明的实施例的示例性有序流水线，和示例性寄存器重命名的无序发布/执行流水线二者的框图。
图11B是示出根据本发明的实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的无序发布/执行架构核的框图。
图12A-B示出了更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块之一(包括相同类型和/或不同类型的其他核)。
图13是根据本发明实施例可具有一个以上的核、可具有集成存储器控制器以及可具有集成图形器件的处理器的框图。
图14是根据本发明一个实施例的系统的框图。
图15是根据本发明的实施例的第一更具体的示例性系统的框图。
图16是根据本发明的实施例的第二更具体的示例性系统的框图。
图17是根据本发明的实施例的片上系统(SoC)的框图。
图18是根据本发明的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。
具体实施方式
在下面的描述中，阐述了很多具体细节。然而，应当理解，本发明的各实施例可以在不具有这些具体细节的情况下得到实施。在其他实例中，未详细示出公知的电路、结构和技术以免混淆对本描述的理解。
在说明书中对“一个实施例”、“实施例”、“示例实施例”等的引用指示所描述的实施例可以包括特定特征、结构或特性，但并不一定每个实施例都需要包括该特定特征、结构或特性。此外，这样的短语不一定是指同一个实施例。此外，当结合一个实施例描述特定特征、结构或特性时，我们认为，可在本领域技术人员的学识范围内，与其他实施例相结合地影响这样的特征、结构或特性，无论是否对此明确描述。
概览
在下面的描述中，在描述指令集架构中的此特定指令的操作之前，有某些项可能需要说明。一个这样的术语被称为“写掩码寄存器”，它通常用于断言操作数以有条件地控制每元素的计算操作(下文中，还使用术语掩码寄存器，且它指写掩码寄存器，诸如以下讨论的“k”寄存器)。”如下面使用的，写掩码寄存器存储多个位(16，32，64等等)，其中写掩码寄存器的每一有效位都在SIMD处理过程中控制向量寄存器的打包数据元素的操作/更新。通常，有一个以上写掩码寄存器可供处理器核使用。
指令集架构包括指定向量操作并且具有从这些向量寄存器中选择源寄存器和/或目的地寄存器的至少一些SIMD指令(示例性SIMD指令可以指定要对向量寄存器中的一个或多个的内容执行的向量操作，该向量操作的结果被存储在向量寄存器之一中)。本发明的不同实施例可以具有不同尺寸的向量寄存器并支持更多/更少/不同尺寸的数据元素。
由SIMD指令指定的多位数据元素的尺寸(例如，字节、字、双字、四字)确定向量寄存器内“数据元素位置”的位定位，并且向量操作数的尺寸确定数据元素的数量。打包数据元素是指存储在特定位置的数据。换言之，依据目的地操作数中数据元素的尺寸以及目的地操作数的尺寸(目的地操作数中位的总数)(或换言之，依据目的地操作数的尺寸和目的地操作数中数据元素的数量)，所得到的向量操作数内多位数据元素位置的位定位(bit location)改变(例如，如果所得到的向量操作数的目的地是向量寄存器，则目的地向量寄存器内多位数据元素位置的位定位改变)。例如，多位数据元素的位定位在对32位数据元素(数据元素位置0占用位定位31:0，数据元素位置1占用位定位63:32，依次类推)进行操作的向量操作和对64位数据元素(数据元素位置0占用位定位63:0，数据元素位置1占用位定位127:64，依次类推)进行操作的向量操作之间是不同的。
另外，根据本发明的一个实施例，在一个有效位的向量写掩码元素的数量和向量尺寸和数据元素尺寸之间有相关性，如图7所示。示出了128位、256位，以及512位的向量尺寸，虽然其他宽度也是可以的。考虑了8位字节(B)、16位字(W)、32位双字(D)或单精度浮点，以及64位四字(Q)或双精度浮点的数据元素尺寸，虽然其他宽度也是可以的。如所示，当向量尺寸是128位时，当向量的数据元素尺寸是8位时可使用16位用于掩码，当向量的数据元素尺寸是16位时可使用8位用于掩码，当向量的数据元素尺寸是32位时可使用4位用于掩码，当向量的数据元素尺寸是64位时可使用2位用于掩码。当向量尺寸是256位时，当打包数据元素宽度是8位时可使用32位用于掩码，当向量的数据元素尺寸是16位时可使用16位用于掩码，当向量的数据元素尺寸是32位时可使用8位用于掩码，当向量的数据元素尺寸是64位时可使用4位用于掩码。当向量尺寸是512位时，当向量的数据元素尺寸是8位时可使用64位用于掩码，当向量的数据元素尺寸是16位时可使用32位用于掩码，当向量的数据元素尺寸是32位时可使用16位用于掩码，当向量的数据元素尺寸是64位时可使用8位用于掩码。
依据向量尺寸和数据元素尺寸的组合，所有64位或仅仅64位的子集可以用作写掩码。一般而言，当使用单个每元素掩码控制位时，向量写掩码寄存器中用于掩码(有效位)的位数等于按位计的向量尺寸除以按位计的向量数据元素尺寸。
以下所描述的是计算第一操作数向量中字节元素的所选四联组(quadruplet)与第二操作数向量中字节元素的四联组相比较的多个SAD(sumof absolute differences，绝对差求和)的向量指令。它还提供选择哪些四联组进行比较的灵活性。该指令提供比较视频图像上的块的SAD(该比较用于运动搜索)的高效性。
以下是通常称为双块打包绝对差求和(SAD)(“DBPSAD”)的指令的实施例以及系统、架构、指令格式等的实施例，这些系统、架构和指令格式可被用于执行将在若干不同领域中获益的这种指令。DBPSAD指令的执行造成将来自第一和第二源的所选四联组(四数据元素组块(chunk))的字节元素上的SAD存储到目的地寄存器的字打包数据元素中。每个四联组与目的地的数据元素尺寸相同。更具体地，在一些实施例中，可以在来自两个源的不同64位数据组块上执行多个SAD计算，并将其作为4字尺寸(共64位)结果存储在目的地寄存器中。
图1示出在字节元素上操作的示例性DBPSAD指令的操作的部分的示例性示图，其中所得的SAD计算结果被存储为字元素。该指令从第一源操作数提取偏移四个字节的两个不同四联组以参与四个不同的SAD。在该示图中，64位通道在第一源的64个所选位与第二源的所选64位之间进行四个SAD计算。该附图中示出并在本文中描述的该过程可以执行n次(有些许修改，诸如不同的四联组源选择和目的地位置)，其中n是向量(诸如第一源)尺寸除以64。
在该特定示例中，第一源101的64位是源的最低有效64位。这64位分成8个字节元素，标注为字节0至字节7。
还示出从第二源选择的临时64位值103。以下详述如何选择这些位。这样，对于要对其执行SAD计算的两个源，存在两个四联组(32位值，划分为每个包括4字节)。在第二源中选择四联组是在向量的128位通道内进行的。对于128位第二源，显然仅有一个这种通道，但是在256位向量中有两个，在512位向量中有四个。
示图示出几个独立的绝对差逻辑107和求和逻辑109。所述逻辑可以是硬件(诸如ALU)或者在ALU上运行的软件例程。此外，尽管附图示出分离的绝对差逻辑107和求和逻辑109以按每个SAD计算而使用，但是所述逻辑可以组合成每类一个单元(即一个绝对差逻辑107和一个求和逻辑109)或单个单元(即，结合的绝对差逻辑107和求和逻辑109)。
来自4个SAD操作的结果可以作为字元素存储在目的地寄存器105中。以下详述每个SAD计算的细节。对于第一64位通道的计算如下，其中I＝0，SRC1＝第一源的第一64位，且TMP1是从第二源的四联组选择，该四联组选择是根据立即数值选择的(所述四联组是较低的两个四联组)。
DEST[I+15:I]<-ABS(SRC1[I+7:I]-TMP1[I+7:I])+ABS(SRC1[I+15:I+8]-TMP1[I+15:I+8])+ABS(SRC1[I+23:I+16]-TMP1[I+23:I+16])+ABS(SRC1[I+31:I+24]-TMP1[I+31:I+24])
DEST[I+31:I+16]<-(SRC1[I+7:I]-TMP1[I+15:I+8])+ABS(SRC1[I+15:I+8]-TMP1[I+23:I+16])+ABS(SRC1[I+23:I+16]-TMP1[I+31:I+24])+ABS(SRC1[I+31:I+24]-TMP1[I+39:I+32])
DEST[I+47:I+32]<-ABS(SRC1[I+39:I+32]-TMP1[I+23:I+16])+ABS(SRC1[I+47:I+40]-TMP1[I+31:I+24])+ABS(SRC1[I+55:I+48]-TMP1[I+39:I+32])+ABS(SRC1[I+63:I+56]-TMP1[I+47:I+40])
DEST[I+63:I+48]<-ABS(SRC1[I+39:I+32]-TMP1[I+31:I+24])+ABS(SRC1[I+47:I+40]-TMP1[I+39:I+32])+ABS(SRC1[I+55:I+48]-TMP1[I+47:I+40])+ABS(SRC1[I+63:I+56]-TMP1[I+55:I+48])
一般而言，存储到目的地数据元素位置的内容如下，其中[]中的值是数据元素位置：
DEST[0]<-ABS(SRC1[0]-TMP1[0])+ABS(SRC1[1]-TMP1[1])+ABS(SRC1[2]-TMP1[2])+ABS(SRC1[3]-TMP1[3])
DEST[1]<-(SRC1[0]-TMP1[1])+ABS(SRC1[1]-TMP1[2])+ABS(SRC1[2]-TMP1[3])+ABS(SRC1[3]-TMP1[4])
DEST[2]<-ABS(SRC1[4]-TMP1[2])+ABS(SRC1[5]-TMP1[3])+ABS(SRC1[6]-TMP1[4])+ABS(SRC1[7]-TMP1[5])
DEST[3]<-ABS(SRC1[4]-TMP1[3])+ABS(SRC1[5]-TMP1[4])+ABS(SRC1[6]-TMP1[5])+ABS(SRC1[7]-TMP1[6])
对以上作出显然的变化，以处理下一个64位通道。例如，第一源可以从位64至位127(下一个64位组块)且临时值可以是从第二源选择的较高两个四联组。
从第二源的四联组选择如下：
TMP1[I+31:I]<-选择(SRC2[I+127:I],imm8[1:0])
TMP1[I+63:I+32]<-选择(SRC2[I+127:I],imm8[3:2])
TMP1[I+95:I+64]<-选择(SRC2[I+127:I],imm8[5:4])
TMP1[I+127:I+96]<-选择(SRC2[I+127:I],imm8[7:6])
立即数的两个位允许从第二源选择四个32位数据元素。例如，对于TMP1，如果立即数是“01”则SRC2的位63:32被选择。
对每个数据通道(128位)重复以上操作，例如，每次64位，直到整个向量长度已被处理。
图2示出下一个64位通道计算。如果源和目的地是128位，则这是所执行的全部计算。
示例性格式
该指令的示例性格式是“DBPSAD{B/W/D/Q}{B/W/D/Q}XMM1/YMM1/ZMM1,XMM2/YMM2/ZMM2/m128/m256/m512,imm8”，其中操作数XMM1/YMM1/ZMM1是源向量寄存器(诸如128、256、或512位寄存器)，并且目的地XMM1/YMM1/ZMM1是向量寄存器(诸如128、256、或512位寄存器)，或是128、256、或512位尺寸的存储器位置，imm8是8位立即数(但是可以使用其它立即数尺寸)，且DBPSAD{B/W/D/Q}是指令的操作码。可在指令的“前缀”中定义源寄存器中数据元素的尺寸，诸如通过使用数据粒度位的指示来定义。在多数实施例中，该位将指示每个数据元素是32位或64位，但是可以使用其它变形。在其它实施例中，数据元素的尺寸由操作码自身定义。例如，第一{B/W/D/Q}标识符分别指示字节、字、双字或四字源数据元素尺寸。此外，在一些实施例中，后继{B/W/D/Q}标识符分别指示字节、字、双字或四字源数据元素尺寸。例如，DBPSADBW指示字节源数据元素和字目的地数据元素。
图3示出更详细的示例性向量友好指令格式。
示例性执行方法
图4示出在处理器中使用DBPSAD指令的实施例。在401，取出具有第一和第二源操作数、目的地操作数、立即数值和操作数的DBPSAD指令。如上所述，第一源操作数和目的地操作数都是向量寄存器。第二源操作数可以是向量寄存器或存储器位置。
在403，由解码逻辑来解码DBPSAD指令。依赖于指令的格式，在该阶段可解释各种数据，诸如是否要有数据变换，写入和检索哪些寄存器、要访问哪些存储器地址等。
在405，检索/读取源操作数值。例如，读取源寄存器，或检索第二源操作数的存储器位置。
在407，由执行资源(诸如一个或多个功能单元)执行DBPSAD指令(或包括这一指令的操作，诸如微操作)，以对源的每个数据通道(即64位数据通道)计算第一和第二源的所选数据元素(即字节元素)四联组的SAD。以上在图1的描述中详述了如何对字节元素实现该过程的细节。
在409，将所计算的SAD值存储在目的地向量寄存器中。例如，将SAD计算的字结果存储在目的地寄存器的数据元素位置。一般而言，存储到目的地数据元素位置的内容如下：
DEST[0]<-ABS(SRC1[0]-TMP1[0])+ABS(SRC1[1]-TMP1[1])+ABS(SRC1[2]-TMP1[2])+ABS(SRC1[3]-TMP1[3])
DEST[1]<-(SRC1[0]-TMP1[1])+ABS(SRC1[1]-TMP1[2])+ABS(SRC1[2]-TMP1[3])+ABS(SRC1[3]-TMP1[4])
DEST[2]<-ABS(SRC1[4]-TMP1[2])+ABS(SRC1[5]-TMP1[3])+ABS(SRC1[6]-TMP1[4])+ABS(SRC1[7]-TMP1[5])
DEST[3]<-ABS(SRC1[4]-TMP1[3])+ABS(SRC1[5]-TMP1[4])+ABS(SRC1[6]-TMP1[5])+ABS(SRC1[7]-TMP1[6])
尽管分别地示出了407和409，但是在一些实施例中，它们是作为指令执行的一部分一起执行的。
图5示出处理DBPSAD指令的方法的实施例。具体而言，以下所详述的是针对数据通道(诸如64位数据通道)的。这可以被重复必要的次数，直到所有数据通道已被处理。在此实施例中，假设早先已经执行操作401-405中的某些操作，如果不是全部，然而，没有示出它们，以便不使下面呈现的细节模糊。例如，没有示出取出和解码，也没有示出操作数检索。
在501，选择第一源的数据元素四联组。更具体地，从第一源选择具有偏移(例如四个字节)的两个不同四联组。在图1中，这是源的最低有效64位。如果源和目的地寄存器是128位，则在后续迭代中，使用64个最高有效位。
在503，根据来自指令的立即数值的控制位，选择来自第二源的两个四联组。每个四联组与目的地的数据元素尺寸相同。从第二源选择四联组是以128位步进尺寸进行的。换言之，从第二源的128位组块进行该选择。如果第二源仅为128位，则仅进行四个四联组的一次选择。如果第二源是256位，则进行四个四联组的两次选择，一次对128最低有效位，一次对128最高有效位。
通常，立即数是8位值，且对于每个四联组选择使用两个位。两个最低有效位用于选择第一四联组(最低有效)，以此类推。例如，对于图1的TMP1，如果立即数是“01”则SRC2的位63:32被选择。
在505，使用所选的四联组，计算SAD。每个SAD由已被合计在一起的多个绝对差计算结果组成。再次地，这是在数据通道基础上进行的。在图1中，示出最低有效64位的64位通道。参照该附图讨论如何处理数据元素的细节。
在507，将所计算的SAD存储到目的地向量寄存器的数据元素位置中。再次地，已经针对图1讨论了如何操作的示例性细节。
图6示出对于字节源数据元素尺寸和字目的地数据元素尺寸，DBPSAD的伪代码。
示例性指令格式
本文中所描述的指令的实施例可以不同的格式体现。另外，在下文中详述示例性系统、架构、以及流水线。指令的实施例可在这些系统、架构、以及流水线上执行，但是不限于详述的系统、架构、以及流水线。
通用向量友好指令格式
向量友好指令格式是适于向量指令(例如，存在专用于向量操作的某些字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量运算两者的实施例，但是替换实施例只通过向量友好指令格式使用向量运算。
图8A-8B是示出根据本发明的实施例的通用向量友好指令格式及其指令模板的框图。图8A是示出了根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框图；而图8B是示出了根据本发明的实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式800定义A类和B类指令模板，两者包括无存储器访问805的指令模板和存储器访问820的指令模板。在向量友好指令格式的上下文中的通用术语指不绑定到任何专用指令集的指令格式。
尽管将描述其中向量友好指令格式支持64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16双字尺寸的元素或者替换地8四字尺寸的元素组成)、64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)、32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)、以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)的本发明的实施例，但是替换实施例可支持更大、更小、和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。
图8A中的A类指令模板包括：1)在无存储器访问805的指令模板内，示出了无存储器访问的全部舍入控制型操作810的指令模板、以及无存储器访问的数据变换型操作815的指令模板；以及2)在存储器访问820的指令模板内，示出存储器访问的时效性825的指令模板和存储器访问的非时效性830的指令模板。图8B中的B类指令模板包括：1)在无存储器访问805的指令模板内，示出了无存储器访问的写掩码控制的部分舍入控制型操作812的指令模板以及无存储器访问的写掩码控制的vsize型操作817的指令模板；以及2)在存储器访问820的指令模板内，示出了存储器访问的写掩码控制827的指令模板。
通用向量友好指令格式800包括以下列出以在图8A-8B中示出顺序的如下字段。
格式字段840-该字段中的特定值(指令格式标识符值)唯一地标识了向量友好指令格式，并且由此标识了指令在指令流中以向量友好指令格式的出现。由此，该字段在无需只有通用向量友好指令格式的指令集的意义上是任选的。
基础操作字段842-其内容区分了不同的基础操作。
寄存器索引字段844-其内容直接或者通过地址生成指定了源或目的地操作数在寄存器中或者在存储器中的位置。这些包括足够数量的位以从PxQ(例如，32x512、16x128、32x1024、64x1024)个寄存器组中选择N个寄存器。尽管在一个实施例中N可多达三个源和一个目的地寄存器，但是替换实施例可支持更多或更少的源和目的地寄存器(例如，可支持高达两个源，其中这些源中的一个源还用作目的地，可支持高达三个源，其中这些源中的一个源还用作目的地，可支持高达两个源和一个目的地)。
修饰符(modifier)字段846－其内容将以指定存储器访问的通用向量指令格式出现的指令与以不指定存储器访问的通用向量指令格式出现的指令区分开；即在无存储器访问805的指令模板与存储器访问820的指令模板之间。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地址)，而非存储器访问操作不这样(例如，源和/或目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替换实施例可支持更多、更少或不同的方式来执行存储器地址计算。
扩充操作字段850－其内容区分了除基础操作以外要执行的各种不同操作中的哪一个操作。该字段是上下文专用的。在本发明的一个实施例中，该字段被分成类字段868、α字段852、以及β字段854。扩充操作字段850允许在单一指令而非2、3或4个指令中执行共同的多组操作。
比例字段860－其内容允许用于存储器地址生成(例如，用于使用2比例*索引+基址的地址生成)的索引字段的内容的缩放。
位移字段862A－其内容用作存储器地址生成的一部分(例如，用于使用2比例*索引+基址+位移的地址生成)。
位移因数字段862B(注意，位移字段862A直接在位移因数字段862B上的并置指示使用一个或另一个)－其内容用作地址生成的一部分，它指定由存储器访问的尺寸(N)缩放的位移因数，其中N是存储器访问中的字节数量(例如，用于使用2比例*索引+基址+缩放的位移的地址生成)。忽略冗余的低阶位，并且因此位移因数字段的内容乘以存储器操作数总尺寸以生成在计算有效地址时所使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段874(稍候在本文中描述)和数据操纵字段854C确定。位移字段862A和位移因数字段862B在它们不用于无存储器访问805的指令模板和/或不同的实施例可实现这两者中的仅一个或均未实现的意义上是任选的。
数据元素宽度字段864－其内容区分了将要使用大量数据元素宽度中的哪一个(在一些实施例中用于所有的指令，在其他实施例中只用于一些指令)。该字段在如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度则不需要它的意义上是任选的。
写掩码字段870－其内容基于每一数据元素位置来控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩码，而B类指令模板支持合并写掩码和调零写掩码两者。当合并的向量掩码允许在执行任何操作(由基础操作和扩充操作指定)期间保护目的地中的任何元素集免于更新时，在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当调零向量掩码允许在执行任何操作(由基础操作和扩充操作指定)期间使目的地中的任何元素集调零时，在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制执行的操作的向量长度的能力(即，从第一个到最后一个要修改的元素的跨度)，然而，被修改的元素不必是连续的。由此，写掩码字段870允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段870的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此写掩码字段870的内容间接地标识了要执行的掩码操作)的本发明的实施例，但是替换实施例相反或另外允许掩码写字段870的内容直接地指定要执行的掩码操作。
立即数字段872－其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在的意义上是任选的。
类字段868－其内容在指令的不同的类之间进行区分。参考图8A-B，该字段的内容在A类和B类指令之间进行选择。在图8A-B中，圆角方形用于指示专用值存在于字段中(例如，在图8A-B中分别用于类字段868的A类868A和B类868B)。
A类指令模板
在A类非存储器访问805的指令模板的情况下，α字段852被解释为其内容区分了要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作810和无存储器访问的数据变换型操作815的指令模板分别指定取整852A.1和数据变换852A.2)的RS字段852A，而β字段854区分了要执行指定类型的操作中的哪一种。在无存储器访问805指令模板中，比例字段860、位移字段862A以及位移比例字段862B都不存在。
无存储器访问的指令模板－全部舍入控制型操作
在无存储器访问的全部舍入控制型操作810的指令模板中，β字段854被解释为其内容提供了静态舍入的舍入控制字段854A。尽管在本发明的所述实施例中舍入控制字段854A包括抑制所有浮点异常(SAE)字段856和舍入操作控制字段858，但是替换实施例可支持、可将这些概念两者都编码成相同的字段或者只有这些概念/字段中的一个或另一个(例如，可只有舍入操作控制字段858)。
SAE字段856－其内容区分是否停用异常事件报告；当SAE字段856的内容指示启用抑制时，给定指令不报告任何种类的浮点异常标志且不引发任何浮点异常处理程序。
舍入操作控制字段858－其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段858允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段850的内容优先于该寄存器值。
无存储器访问的指令模板－数据变换型操作
在无存储器访问的数据变换型操作815的指令模板中，β字段854被解释为数据变换字段854B，其内容区分要执行大量数据变换中的哪一个(例如，无数据变换、混合、广播)。
在A类存储器访问820的指令模板的情况下，α字段852被解释为驱逐提示字段852B，其内容区分要使用驱逐提示中的哪一个(在图8A中，为存储器访问时效性825指令模板和存储器访问非时效性830的指令模板分别指定时效性852B.1和非时效性852B.2)，而β字段854被解释为数据操纵字段854C，其内容区分要执行大量数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换、以及目的地的向下转换)。存储器访问820的指令模板包括比例字段860、以及任选的位移字段862A或位移比例字段862B。
向量存储器指令使用转换支持来执行来自存储器的向量负载并将向量存储到存储器。如同有规律的向量指令，向量存储器指令以数据元素式的方式与存储器来回传输数据，其中实际传输的元素由选为写掩码的向量掩码的内容阐述。
存储器访问的指令模板－时效性
时效性数据是可能很快地重新使用足以从高速缓存受益的数据。然而，这是提示且不同的处理器可以以不同的方式实现它，包括完全忽略该提示。
存储器访问的指令模板－非时效性
非时效性数据是不可能很快地重新使用足以从第一级高速缓存中的高速缓存受益且应当给予驱逐优先级的数据。然而，这是提示且不同的处理器可以以不同的方式实现它，包括完全忽略该提示。
B类指令模板
在B类指令模板的情况下，α字段852被解释为写掩码控制(Z)字段852C，其内容区分由写掩码字段870控制的写掩码应当是合并还是归零。
在B类非存储器访问805的指令模板的情况下，β字段854的一部分被解释为RL字段857A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制部分舍入控制类型操作812的指令模板和无存储器访问的写掩码控制VSIZE型操作817的指令模板分别指定舍入857A.1和向量长度(VSIZE)857A.2)，而β字段854的其余部分区分要执行指定类型的操作中的哪一种。在无存储器访问805指令模板中，比例字段860、位移字段862A以及位移比例字段862B都不存在。
在无存储器访问的写掩码控制的部分舍入控制型操作810的指令模板中，β字段854的其余部分被解释为舍入操作字段859A，并且停用异常事件报告(给定指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理程序)。
舍入操作控制字段859A－只作为舍入操作控制字段858，其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段859A允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段850的内容优先于该寄存器值。
在无存储器访问的写掩码控制VSIZE型操作817的指令模板中，β字段854的其余部分被解释为向量长度字段859B，其内容区分了要执行大量数据向量长度中的哪一个(例如，128字节、256字节、或512字节)。
在B类存储器访问820的指令模板的情况下，β字段854的一部分被解释为广播字段857B，其内容区分是否要执行广播型数据操纵操作，而β字段854的其余部分被解释为向量长度字段859B。存储器访问820的指令模板包括比例字段860、以及任选的位移字段862A或位移比例字段862B。
针对通用向量友好指令格式800，示出完整操作码字段874，包括格式字段840、基础操作字段842以及数据元素宽度字段864。尽管示出了其中完整操作码字段874包括所有这些字段的一个实施例，但是完整操作码字段874包括在不支持所有这些字段的实施例中的少于所有的这些字段。完整操作码字段874提供操作码(opcode)。
扩充操作字段850、数据元素宽度字段864以及写掩码字段870允许这些特征在每一指令的基础上以通用向量友好指令格式指定。
写掩码字段和数据元素宽度字段的组合创建各种类型的指令，其中这些指令允许基于不同的数据元素宽度应用该掩码。
在A类和B类内找到的各种指令模板在不同的情形下是有益的。在本发明的一些实施例中，不同处理器或者处理器内的不同核可只有支持仅A类、仅B类、或者可支持两类。举例而言，期望用于通用计算的高性能通用无序核可只支持B类，期望主要用于图形和/或科学(吞吐量)计算的核可只支持A类，并且期望用于两者的核可支持两者(当然，具有来自两类的模板和指令的一些混合的核，但是并非来自两类的所有模板和指令都在本发明的范围内)。同样，单一处理器可包括多个核，所有核支持相同的类或者其中不同的核支持不同的类。举例而言，在具有分离的图形和通用核的处理器中，图形核中的期望主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有期望用于通用计算的仅支持B类的无序执行和寄存器重命名的高性能通用核。没有单独的图形核的另一处理器可包括支持A类和B类两者的一个或多个通用有序或无序核。当然，在本发明的不同实施例中，来自一类的特征也可在其他类中实现。以高级语言撰写的程序可被输入(例如，仅仅按时间编译或者统计编译)到各种不同的可执行形式，包括：1)只有用于执行的目标处理器支持的类的指令的形式；或者2)具有使用所有类的指令的不同组合而撰写的替换例程且具有选择这些例程以基于由当前正在执行代码的处理器支持的指令而执行的控制流代码的形式。
示例性专用向量友好指令格式
图9是示出根据本发明的实施例的示例性专用向量友好指令格式的框图。图9示出在其指定位置、尺寸、解释和字段的次序、以及那些字段中的一些字段的值的意义上是专用的专用向量友好指令格式900。专用向量友好指令格式900可用于扩展x86指令集，并且由此一些字段类似于在现有x86指令集及其扩展(例如，AVX)中使用的那些字段或与之相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段、以及立即数字段一致。示出来自图8的字段，来自图9的字段映射到来自图8的字段。
应当理解，虽然出于说明的目的在通用矢量友好指令格式800的上下文中，本发明的实施例参考专用矢量友好指令格式900进行了描述，但是本发明不限于专用矢量友好指令格式900，声明的地方除外。例如，通用向量友好指令格式800构想各种字段的各种可能的尺寸，而专用向量友好指令格式900被示为具有专用尺寸的字段。作为具体示例，尽管在专用向量友好指令格式900中数据元素宽度字段864被示为一位字段，但是本发明不限于此(即，通用向量友好指令格式800构想数据元素宽度字段864的其他尺寸)。
通用向量友好指令格式800包括以下列出的按照图9A中示出的顺序的如下字段。
EVEX前缀(字节0-3)902－以四字节形式进行编码。
格式字段840(EVEX字节0，位[7:0])－第一字节(EVEX字节0)是格式字段840，并且它包含0x62(在本发明的一个实施例中用于区分向量友好指令格式的唯一值)。
第二-第四字节(EVEX字节1-3)包括提供专用能力的大量位字段。
REX字段905(EVEX字节1，位[7-5])－由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(857BEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应VEX位字段相同的功能，并且使用(多个)1补码的形式进行编码，即ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx、以及bbb)进行编码，由此Rrrr、Xxxx以及Bbbb可通过增加EVEX.R、EVEX.X以及EVEX.B来形成。
REX’字段810－这是REX’字段810的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在本发明的一个实施例中，该位与以下指示的其他位一起以位颠倒的格式存储以(在公知x86的32位模式下)与其实操作码字节是62的BOUND指令进行区分，但是在MOD R/M字段(在下文中描述)中不接受MOD字段中的值11；本发明的替换实施例不以颠倒的格式存储该指示的位以及其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R、以及来自其他字段的其他RRR来形成R’Rrrr。
操作码映射字段915(EVEX字节1，位[3:0]–mmmm)–其内容对隐含的前导操作码字节(0F、0F38、或0F3)进行编码。
数据元素宽度字段864(EVEX字节2，位[7]–W)－由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。
EVEX.vvvv920(EVEX字节2，位[6:3]-vvvv)－EVEX.vvvv的作用可包括如下：1)EVEX.vvvv对以颠倒((多个)1补码)的形式指定的第一源寄存器操作数进行编码且对具有两个或两个以上源操作数的指令有效；2)EVEX.vvvv针对特定向量位移对以(多个)1补码的形式指定的目的地寄存器操作数进行编码；或者3)EVEX.vvvv不对任何操作数进行编码，保留该字段，并且应当包含1111b。由此，EVEX.vvvv字段920对以颠倒((多个)1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。
EVEX.U868类字段(EVEX字节2，位[2]-U)－如果EVEX.U＝0，则它指示A类或EVEX.U0，如果EVEX.U＝1，则它指示B类或EVEX.U1。
前缀编码字段925(EVEX字节2，位[1:0]-pp)－提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有的压缩SIMD前缀的益处(EVEX前缀只需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式的SIMD前缀(66H、F2H、F3H)的传统SSE指令，这些传统SIMD前缀被编码成SIMD前缀编码字段；并且在运行时在提供给解码器的PLA之前被扩展成传统SIMD前缀(因此PLA可执行传统和EVEX格式的这些传统指令，而无需修改)。虽然较新的指令可将EVEX前缀编码字段的内容直接作为操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定不同的含义。替换实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。
α字段852(EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N，还被示为具有α)－如先前所述的，该字段是上下文专用的。
β字段854(EVEX字节3，位[6:4]-SSS，也称为EVEX.s2-0、EVEX.r2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB，还被示为具有βββ)－如先前所述，该字段是内容专用的。
REX’字段810－这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。
写掩码字段870(EVEX字节3，位[2:0]-kkk)－其内容指定写掩码寄存器中的寄存器索引，如先前所述的。在本发明的一个实施例中，专用值EVEX.kkk＝000具有暗示没有写掩码用于特定指令(这可以以各种方式(包括使用硬连线到所有的写掩码或者旁路掩码硬件的硬件)实现)的特别行为。
实操作码字段930(字节4)还被称为操作码字节。操作码的一部分在该字段中指定。
MOD R/M字段940(字节5)包括MOD字段942、Reg字段944、以及R/M字段946。如先前所述的，MOD字段942的内容在存储器访问和非存储器访问的操作之间进行区分。Reg字段944的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展且不用于对任何指令操作数进行编码。R/M字段946的作用可包括如下：对参考存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。
比例索引基址(SIB)字节(字节6)－如先前所述的，比例字段850的内容用于存储器地址生成。SIB.xxx954和SIB.bbb956－先前已经针对寄存器索引Xxxx和Bbbb参考了这些字段的内容。
位移字段862A(字节7-10)－当MOD字段942包含10时，字节7-10是位移字段862A，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。
位移因数字段862B(字节7)－当MOD字段942包含01时，字节7是位移因数字段862B。该字段的位置与传统x86指令集8位位移(disp8)的位置相同，它以字节粒度工作。由于disp8是符号扩展的，因此它可只在-128和127字节偏移量之间寻址，在64字节的高速缓存线的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段862B是disp8的重新解释；当使用位移因数字段862B时，实际位移通过位移因数字段的内容乘以存储器操作数访问的尺寸(N)确定。该类型的位移被称为disp8*N。这减小了平均指令长度(用于位移但具有大得多的范围的单一字节)。这种压缩位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移量的冗余低阶位不需要被编码。换句话说，位移因数字段862B替代传统x86指令集8位位移。由此，位移因数字段862B以与x86指令集8位位移相同的方式(因此在ModRM/SIB编码规则中没有变化)进行编码，唯一的不同在于，disp8超载至disp8*N。换句话说，在编码规则或编码长度中没有变化，而仅在通过硬件对位移值的解释中有变化(这需要按存储器操作数的尺寸来按比例缩放位移量以获得字节式地址偏移量)。
立即数字段872如先前所述地操作。
完整操作码字段
图9B是示出根据本发明的实施例的构成完整操作码字段874的具有专用向量友好指令格式900的字段的框图。具体地，完整操作码字段874包括格式字段840、基础操作字段842、以及数据元素宽度(W)字段864。基础操作字段842包括前缀编码字段925、操作码映射字段915以及实操作码字段930。
寄存器索引字段
图9C是示出根据本发明的一个实施例的构成寄存器索引字段844的具有专用向量友好指令格式900的字段的框图。具体地，寄存器索引字段844包括REX字段905、REX’字段910、MODR/M.reg字段944、MODR/M.r/m字段946、VVVV字段920、xxx字段954以及bbb字段956。
扩充操作字段
图9D是示出根据本发明的一个实施例的构成扩充操作字段850的具有专用向量友好指令格式900的字段的框图。当类(U)字段868包含0时，它表达EVEX.U0(A类868A)；当它包含1时，它表达EVEX.U1(B类868B)。当U＝0且MOD字段942包含11(表达无存储器访问操作)时，α字段852(EVEX字节3，位[7]–EH)被解释为rs字段852A。当rs字段852A包含1(舍入852A.1)时，β字段854(EVEX字节3，位[6:4]–SSS)被解释为舍入控制字段854A。舍入控制字段854A包括一位SAE字段856和两位舍入操作字段858。当rs字段852A包含0(数据变换852A.2)时，β字段854(EVEX字节3，位[6:4]–SSS)被解释为三位数据变换字段854B。当U＝0且MOD字段942包含00、01或10(表达存储器访问操作)时，α字段852(EVEX字节3，位[7]–EH)被解释为驱逐提示(EH)字段852B且β字段854(EVEX字节3，位[6:4]–SSS)被解释为三位数据操纵字段854C。
当U＝1时，α字段852(EVEX字节3，位[7]–EH)被解释为写掩码控制(Z)字段852C。当U＝1且MOD字段942包含11(表明无存储器访问操作)时，β字段854的一部分(EVEX字节3，位[4]–S0)被解释为RL字段857A；当它包含1(舍入857A.1)时，β字段854的其余部分(EVEX字节3，位[6-5]–S2-1)被解释为舍入操作字段859A，而当RL字段857A包含0(VSIZE857.A2)时，β字段854的其余部分(EVEX字节3，位[6-5]-S2-1)被解释为向量长度字段859B(EVEX字节3，位[6-5]–L1-0)。当U＝1且MOD字段942包含00、01或10(表明存储器访问操作)时，β字段854(EVEX字节3，位[6:4]–SSS)被解释为向量长度字段859B(EVEX字节3，位[6-5]–L1-0)和广播字段857B(EVEX字节3，位[4]–B)。
示例性寄存器架构
图10是根据本发明的一个实施例的寄存器架构1000的框图。在所示出的实施例中，有32个512位宽的向量寄存器1010；这些寄存器被引用为zmm0到zmm31。较低的16zmm寄存器的较低阶256个位覆盖在寄存器ymm0-16上。较低的16zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式900对这些覆盖的寄存器组操作，如在以下表格中所示的。
换句话说，向量长度字段859B在最大长度与一个或多个其他较短长度之间进行选择，其中每一这种较短长度是前一长度的一半，并且没有向量长度字段859B的指令模板对最大向量长度操作。此外，在一个实施例中，专用向量友好指令格式900的B类指令模板对打包或标量单/双精度浮点数据以及打包或标量整数数据操作。标量操作是在zmm/ymm/xmm寄存器中的最低阶数据元素位置上执行的操作；取决于本实施例，较高阶数据元素位置保持与在指令之前相同或者归零。
写掩码寄存器1015－在所示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的尺寸是64位。在替换实施例中，写掩码寄存器1015的尺寸是16位。如先前所述的，在本发明的一个实施例中，向量掩码寄存器k0无法用作写掩码；当正常可指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地停用该指令的写掩码。
通用寄存器1025——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式来寻址存储器操作数一起使用。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP，以及R8到R15来引用。
标量浮点堆栈寄存器组(x87堆栈)1045，在其上面重叠MMX打包整数平坦寄存器组1050——在所示出的实施例中，x87堆栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点运算的八元素堆栈；而使用MMX寄存器来对64位打包整数数据执行操作，以及为在MMX和XMM寄存器之间执行的某些操作保存操作数。
本发明的替换实施例可以使用较宽的或较窄的寄存器。另外，本发明的替换实施例可以使用多一些，少一些或不同的寄存器组和寄存器。
示例性核架构、处理器和计算机架构
处理器核可以用出于不同目的的不同方式在不同的处理器中实现。例如，这样的核的实现可以包括：1)旨在用于通用计算的通用有序核；2)预期用于通用计算的高性能通用无序核；3)主要预期用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：包括预期用于通用计算的一个或多个通用有序核和/或预期用于通用计算的一个或多个通用无序核的CPU；以及2)包括主要预期用于图形和/或科学(吞吐量)的一个或多个专用核的协处理器。这样的不同处理器导致不同的计算机系统架构，其可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，这样的协处理器有时被称为诸如集成图形和/或科学(吞吐量)逻辑等专用逻辑，或被称为专用核)；以及4)可以将所描述的CPU(有时被称为应用核或应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上的片上系统。接着描述示例性核架构，随后描述示例性处理器和计算机架构。
示例性核架构
有序和无序核框图
图11A是示出根据本发明的实施例的示例性有序流水线和示例性的寄存器重命名、无序发布/执行流水线二者的框图。图11B是示出根据本发明的实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名、无序发布/执行架构核的框图。图11A-B中的实线框示出了有序流水线和有序核，而虚线框中的可选附加项示出了寄存器重命名的、无序发布/执行流水线和核。给定有序方面是无序方面的子集的情况下，无序方面将被描述。
在图11A中，处理器流水线1100包括取出级1102、长度解码级1104、解码级1106、分配级1108、重命名级1110、调度(也称为分派或发布)级1112、寄存器读取/存储器读取级1114、执行级1116、写回/存储器写入级1118、异常处理级1122和提交级1124。
图11B示出了包括耦合到执行引擎单元1150的前端单元1130的处理器核1190，且执行引擎单元和前端单元两者都耦合到存储器单元1170。核1190可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核或混合或替代核类型。作为又一选项，核1190可以是专用核，诸如例如网络或通信核、压缩引擎、协处理器核、通用计算图形处理单元(GPGPU)核、或图形核等等。
前端单元1130包括耦合到指令高速缓存单元1134的分支预测单元1132，该指令高速缓存单元1134被耦合到指令转换后备缓冲器(TLB)1136，该指令转换后备缓冲器1136被耦合到指令取出单元1138，指令取出单元1138被耦合到解码单元1140。解码单元1140(或解码器)可解码指令，并生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元1140可使用各种不同的机制来实现。合适的机制的示例包括但不限于查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核1190包括存储(例如，在解码单元1140中或否则在前端单元1130内的)某些宏指令的微代码的微代码ROM或其他介质。解码单元1140耦合至执行引擎单元1150中的重命名/分配器单元1152。
执行引擎单元1150包括重命名/分配器单元1152，该重命名/分配器单元1152耦合至引退单元1154和一个或多个调度器单元(多个)1156的集合。调度器单元1156表示任何数目的不同调度器，包括预留站、中央指令窗等。调度器单元1156被耦合到物理寄存器组单元1158。每个物理寄存器组(多个)单元1158表示一个或多个物理寄存器组，其中不同的物理寄存器组存储一种或多种不同的数据类型，诸如标量整数、标量浮点、打包整数、打包浮点、向量整数、向量浮点、状态(例如，作为要执行的下一指令的地址的指令指针)等。在一个实施例中，物理寄存器组单元1158包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器、和通用寄存器。物理寄存器组单元1158与引退单元1154重叠以示出可以用来实现寄存器重命名和无序执行的各种方式(例如，使用重新排序缓冲器和引退寄存器组；使用将来的文件、历史缓冲器和引退寄存器组；使用寄存器映射和寄存器池等等)。引退单元1154和物理寄存器组(多个)单元(多个)1158被耦合到执行群集(多个)1160。执行群集1160包括一个或多个执行单元1162的集合和一个或多个存储器访问单元1164的集合。执行单元1162可以执行各种操作(例如，移位、加法、减法、乘法)，以及对各种类型的数据(例如，标量浮点、打包整数、打包浮点、向量整数、向量浮点)执行。尽管某些实施例可以包括专用于特定功能或功能集合的多个执行单元，但其他实施例可包括全部执行所有函数的仅一个执行单元或多个执行单元。调度器单元(多个)1156、物理寄存器组(多个)单元(多个)1158和执行群集(多个)1160被示为可能有多个，因为某些实施例为某些类型的数据/操作(例如，标量整数流水线、标量浮点/打包整数/打包浮点/向量整数/向量浮点流水线，和/或各自具有其自己的调度器单元、物理寄存器组(多个)单元和/或执行群集的存储器访问流水线——以及在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行群集具有存储器访问单元(多个)1164的某些实施例)创建分开的流水线。还应当理解，在分开的流水线被使用的情况下，这些流水线中的一个或多个可以为无序发布/执行，并且其余流水线可以为有序发布/执行。
存储器访问单元1164的集合被耦合到存储器单元1170，该存储器单元1170包括耦合到数据高速缓存单元1174的数据TLB单元1172，其中数据高速缓存单元1174耦合到二级(L2)高速缓存单元1176。在一个示例性实施例中，存储器访问单元1164可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合至存储器单元1170中的数据TLB单元1172。指令高速缓存单元1134还耦合到存储器单元1170中的二级(L2)高速缓存单元1176。L2高速缓存单元1176被耦合到一个或多个其他级的高速缓存，并最终耦合到主存储器。
作为示例，示例性寄存器重命名的、无序发布/执行核架构可以如下实现流水线1100：1)指令取出1138执行取出和长度解码级1102和1104；2)解码单元1140执行解码级1106；3)重命名/分配器单元1152执行分配级1108和重命名级1110；4)调度器单元1156执行调度级1112；5)物理寄存器组单元1158和存储器单元1170执行寄存器读取/存储器读取级1114；执行群集1160执行执行级1116；6)存储器单元1170和物理寄存器组单元1158执行写回/存储器写入级1118；7)各单元可牵涉到异常处理级1122；以及8)引退单元1154和物理寄存器组单元1158执行提交级1124。
核1190可支持一个或多个指令集合(例如，x86指令集合(具有与较新版本一起添加的某些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集合；加利福尼州桑尼维尔市的ARM控股的ARM指令集合(具有诸如NEON等可选附加扩展))，其中包括本文中描述的各指令。在一个实施例中，核1190包括支持打包数据指令集扩展(例如，AVX1、AVX2和/或先前描述的一些形式的一般向量友好指令格式(U＝0和/或U＝1))的逻辑，从而允许很多多媒体应用使用的操作能够使用打包数据来执行。
应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，此各种方式包括时分多线程化、同步多线程化(其中单个物理核为物理核正同步多线程化的各线程中的每一个线程提供逻辑核)、或其组合(例如，时分提取和解码以及此后诸如用超线程化技术来同步多线程化)。
尽管在无序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所示出的处理器的实施例还包括分开的指令和数据高速缓存单元1134/1174以及共享L2高速缓存单元1176，但替换实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如一级(L1)内部高速缓存或多个级别的内部缓存。在某些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。
具体的示例性有序核架构
图12A-B示出了更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块之一(包括相同类型和/或不同类型的其他核)。这些逻辑块通过高带宽的互连网络(例如，环形网络)与某些固定的功能逻辑、存储器I/O接口和其它必要的I/O逻辑通信，这依赖于应用。
图12A是根据本发明的各实施例的单个处理器核连同它与管芯上互连网络1202的连接以及其二级(L2)高速缓存1204的本地子集的框图。在一个实施例中，指令解码器1200支持具有打包数据指令集合扩展的x86指令集。L1高速缓存1206允许对标量和向量单元中的高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元1208和向量单元1210使用分开的寄存器集合(分别为标量寄存器1212和向量寄存器1214)，并且在这些寄存器之间转移的数据被写入到存储器并随后从一级(L1)高速缓存1206读回，但是本发明的替换实施例可以使用不同的方法(例如使用单个寄存器集合或包括允许数据在这两个寄存器组之间传输而无需被写入和读回的通信路径)。
L2高速缓存的本地子集1204是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，即每个处理器核一个本地子集。每个处理器核具有到其自己的L2高速缓存1204的本地子集的直接访问路径。被处理器核读出的数据被存储在其L2高速缓存子集1204中，并且可以被快速访问，该访问与其他处理器核访问其自己的本地L2高速缓存子集并行。被处理器核写入的数据被存储在其子集的L2高速缓存子集1204中，并在必要的情况下从其它子集清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其它逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。
图12B是根据本发明的各实施例的图12A中的处理器核的一部分的展开图。图12B包括作为L1高速缓存1204的L1数据高速缓存1206A部分，以及关于向量单元1210和向量寄存器1214的更多细节。具体地说，向量单元1210是16宽向量处理单元(VPU)(见16宽ALU1228)，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元1220支持对寄存器输入的混合、通过数值转换单元1222A-B支持数值转换，并通过复制单元1224支持对存储器输入的复制。写掩码寄存器1226允许断言所得的向量写入。
具有集成存储器控制器和图形器件的处理器
图13是根据本发明的实施例的可具有一个以上核、可具有集成存储器控制器、并且可具有集成图形器件的处理器1300的方框图。图13的实线框示出了处理器1300，处理器1300具有单个核心1302A、系统代理1310、一组一个或多个总线控制器单元1316，而可选附加的虚线框示出了替代的处理器1300，具有多个核心1302A-N、系统代理单元1310中的一组一个或多个集成存储器控制器单元1314以及专用逻辑1308。
因此，处理器1300的不同实现可包括：1)CPU，其中专用逻辑1308是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核1302A-N是一个或多个通用核(例如，通用的有序核、通用的无序核、这两者的组合)；2)协处理器，其中核1302A-N是主要预期用于图形和/或科学(吞吐量)的多个专用核；以及3)协处理器，其中核1302A-N是多个通用有序核。因此，处理器1300可以是通用处理器、协处理器或专用处理器，诸如例如网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、或嵌入式处理器等。该处理器可以被实现在一个或多个芯片上。处理器1300可以是一个或多个衬底的一部分，和/或可以使用诸如例如BiCMOS、CMOS或NMOS等的多个加工技术中的任何一个技术将其实现在一个或多个衬底上。
存储器层次结构包括在各核内的一个或多个级别的高速缓存、一个或多个共享高速缓存单元1306的集合、以及耦合至集成存储器控制器单元1314的集合的外部存储器(未示出)。该共享高速缓存单元1306的集合可以包括一个或多个中间级高速缓存，诸如二级(L2)、三级(L3)、四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)、和/或其组合。尽管在一个实施例中，基于环的互连单元1312将集成图形逻辑1308、共享高速缓存单元1306的集合以及系统代理单元1310/集成存储器控制器单元1314互连，但替代实施例可使用任何数量的公知技术来将这些单元互连。在一个实施例中，在一个或多个高速缓存单元1306与核1302-A-N之间维持一致性。
在某些实施例中，核1302A-N中的一个或多个核能够多线程化。系统代理1310包括协调和操作核1302A-N的那些组件。系统代理单元1310可包括例如功率控制单元(PCU)和显示单元。PCU可以是或包括调整核1302A-N和集成图形逻辑1308的功率状态所需的逻辑和组件。显示单元用于驱动一个或多个外部连接的显示器。
核1302A-N在架构指令集合方面可以是同构的或异构的；即，这些核1302A-N中的两个或更多个核可能能够执行相同的指令集合，而其他核可能能够执行该指令集合的仅仅子集或不同的指令集合。
示例性计算机架构
图14-17是示例性计算机架构的框图。本领域已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络中枢、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般来说，能够纳入本文中所公开的处理器和/或其它执行逻辑的多个系统和电子设备一般都是合适的。
现在参考图14，所示出的是根据本发明实施例的系统1400的框图。系统1400可以包括一个或多个处理器1410、1415，这些处理器耦合到控制器中枢1420。在一个实施例中，控制器中枢1420包括图形存储器控制器中枢(GMCH)1490和输入/输出中枢(IOH)1450(其可以在分开的芯片上)；GMCH1490包括存储器和图形控制器，存储器1440和协处理器1445耦合到该存储器和图形控制器；IOH1450将输入/输出(I/O)设备1460耦合到GMCH1490。替换地，存储器和图形控制器中的一个或两个在处理器(如本文中所描述的)内集成，存储器1440和协处理器1445直接耦合到处理器1410、以及在单一芯片中具有IOH1450的控制器中枢1420。
附加处理器1415的任选性质用虚线表示在图14中。每一处理器1410、1415可包括本文中描述的处理核中的一个或多个，并且可以是处理器1300的某一版本。
存储器1440可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢1420经由诸如前端总线(FSB)之类的多点总线(multi-drop bus)、诸如快速通道互连(QPI)之类的点对点接口、或者类似的连接1495与处理器1410、1415进行通信。
在一个实施例中，协处理器1445是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。在一个实施例中，控制器中枢1420可以包括集成图形加速器。
按照包括架构、微架构、热、功耗特征等等优点的度量谱，物理资源1410、1415之间存在各种差别。
在一个实施例中，处理器1410执行控制一般类型的数据处理操作的指令。嵌入在这些指令中的可以是协处理器指令。处理器1410识别如具有应当由附连的协处理器1445执行的类型的这些协处理器指令。因此，处理器1410在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器1445。协处理器1445接受并执行所接收的协处理器指令。
现在参照图15，所示出的是根据本发明实施例的更具体的第一示例性系统1500的框图。如图15所示，多处理器系统1500是点对点互连系统，并包括经由点对点互连1550耦合的第一处理器1570和第二处理器1580。处理器1570和1580中的每一个都可以是处理器1300的某一版本。在本发明的一个实施例中，处理器1570和1580分别是处理器1410和1415，而协处理器1538是协处理器1445。在另一实施例中，处理器1570和1580分别是处理器1410和协处理器1445。
处理器1570和1580被示为分别包括集成存储器控制器(IMC)单元1572和1582。处理器1570还包括作为其总线控制器单元的一部分的点对点(P-P)接口1576和1578；类似地，第二处理器1580包括点对点接口1586和1588。处理器1570、1580可以使用点对点(P-P)电路1578、1588经由P-P接口1550来交换信息。如图15所示，IMC1572和1582将各处理器耦合至相应的存储器，即存储器1532和存储器1534，这些存储器可以是本地附连至相应的处理器的主存储器的一部分。
处理器1570、1580可各自经由使用点对点接口电路1576、1594、1586、1598的各个P-P接口1552、1554与芯片组790交换信息。芯片组1590可以可选地经由高性能接口1539与协处理器1538交换信息。在一个实施例中，协处理器1538是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。
共享高速缓存(未示出)可以被包括在任一处理器之内或被包括两个处理器外部但仍经由P-P互连与这些处理器连接，从而如果将某处理器置于低功率模式时，可将任一处理器或两个处理器的本地高速缓存信息存储在该共享高速缓存中。
芯片组1590可经由接口1596耦合至第一总线1516。在一个实施例中，第一总线1516可以是外围部件互连(PCI)总线，或诸如PCI Express总线或其它第三代I/O互连总线之类的总线，但本发明的范围并不受此限制。
如图15所示，各种I/O设备1514可以连同总线桥1518耦合到第一总线1516，总线桥1518将第一总线1516耦合至第二总线1520。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU的处理器、加速器(诸如例如图形加速器或数字信号处理器(DSP)单元)、场可编程门阵列或任何其他处理器的一个或多个附加处理器1515被耦合到第一总线1516。在一个实施例中，第二总线1520可以是低引脚计数(LPC)总线。各种设备可以被耦合至第二总线1520，在一个实施例中这些设备包括例如键盘/鼠标1522、通信设备1527以及诸如可包括指令/代码和数据1530的盘驱动器或其它大容量存储设备的存储单元1528。此外，音频I/O1524可以被耦合至第二总线1520。注意，其它架构是可能的。例如，取代图15的点对点架构，系统可以实现多点总线或其它这类架构。
现在参考图16，示出了根据本发明的一个实施例的第二更具体的示例性系统1600的框图。图15和图16中的类似部件用类似附图标记表示，并从图15中省去了图15中的某些方面，以避免使图16的其它方面变得难以理解。
图16示出处理器1570、1580可分别包括集成存储器和I/O控制逻辑(CL)1572和1582。因此，CL1572、1582包括集成存储器控制器单元并包括I/O控制逻辑。图16不仅示出存储器1532、1534耦合至CL1572、1582，而且还示出I/O设备1614也耦合至控制逻辑1572、1582。传统I/O设备1615被耦合至芯片组1590。
现在参照图17，所示出的是根据本发明一个实施例的SoC1700的框图。在图13中，相似的部件具有同样的附图标记。另外，虚线框是更先进的SoC的可选特征。在图17中，互连单元(多个)1702被耦合至：应用处理器1710，该应用处理器包括一个或多个核202A-N的集合以及共享高速缓存单元1306；系统代理单元1310；总线控制器单元1316；集成存储器控制器单元1314；一组或一个或多个协处理器1720，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元1730；直接存储器存取(DMA)单元1732；以及用于耦合至一个或多个外部显示器的显示单元1740。在一个实施例中，协处理器1720包括专用处理器，诸如例如网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器等等。
本文公开的机制的各实施例可以被实现在硬件、软件、固件或这些实现方法的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。
可将程序代码(诸如图15中示出的代码1530)应用于输入指令，以执行本文描述的各功能并生成输出信息。输出信息可以按已知方式被应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有诸如例如数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器之类的处理器的任何系统。
程序代码可以用高级程序化语言或面向对象的编程语言来实现，以便与处理系统通信。程序代码也可以在需要的情况下用汇编语言或机器语言来实现。事实上，本文中描述的机制不仅限于任何特定编程语言的范围。在任一情形下，语言可以是编译语言或解释语言。
至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，指令表示处理器中的各种逻辑，指令在被机器读取时使得该机器制作用于执行本文所述的技术的逻辑。被称为“IP核”的这些表示可以被存储在有形的机器可读介质上，并被提供给多个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。
这样的机器可读存储介质可以包括但不限于通过机器或设备制造或形成的物品的非瞬态、有形安排，其包括存储介质，诸如硬盘；任何其它类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、紧致盘可重写(CD-RW)的以及磁光盘；半导体器件，例如只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其它类型的介质。
因此，本发明的各实施例还包括非瞬态、有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特性。这些实施例也被称为程序产品。
仿真(包括二进制变换、代码变形等)
在某些情况下，指令转换器可用来将指令从源指令集转换至目标指令集。例如，指令转换器可以变换(例如使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其它方式将指令转换成将由核来处理的一个或多个其它指令。指令转换器可以用软件、硬件、固件、或其组合实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上部分在处理器外。
图18是根据本发明的各实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所示的实施例中，指令转换器是软件指令转换器，但作为替代该指令转换器可以用软件、固件、硬件或其各种组合来实现。图18示出了用高级语言1802的程序可以使用x86编译器1804来编译，以生成可以由具有至少一个x86指令集核的处理器1816原生执行的x86二进制代码1806。具有至少一个x86指令集核的处理器1816表示任何处理器，这些处理器能通过兼容地执行或以其他方式处理以下内容来执行与具有至少一个x86指令集核的英特尔处理器基本相同的功能：1)英特尔x86指令集核的指令集的本质部分，或2)被定向为在具有至少一个x86指令集核的英特尔处理器上运行的应用或其它程序的目标代码版本，以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果。x86编译器1804表示用于生成x86二进制代码1806(例如，目标代码)的编译器，该二进制代码1806可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器1816上执行。类似地，图18示出用高级语言1802的程序可以使用替代的指令集编译器1808来编译，以生成可以由不具有至少一个x86指令集核的处理器1814(例如具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集，和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代指令集二进制代码1810。指令转换器1812被用来将x86二进制代码1806转换成可以由不具有x86指令集核的处理器1814原生执行的代码。该转换后的代码不大可能与替换性指令集二进制代码1810相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作并由来自替代指令集的指令构成。因此，指令转换器1812通过仿真、模拟或任何其它过程来表示允许不具有x86指令集处理器或核的处理器或其它电子设备执行x86二进制代码1806的软件、固件、硬件或其组合。

Claims (20)

1.一种响应于单个向量双块打包绝对差求和指令而在计算机处理器中执行向量双块打包绝对差求和(SAD)的方法，所述指令包括目的地向量寄存器操作数、第一和第二源操作数、立即数、以及操作码，所述方法包括以下步骤：
执行所述单个向量双块打包绝对差求和指令，以在每数据通道的基础上计算所述第一和第二源的数据元素的所选四联组的SAD；以及
将每个所计算的SAD存储到所述目的地向量寄存器中。
2.如权利要求1所述的方法，其特征在于，所述第一和第二源的所选四联组的数据元素是字节尺寸的。
3.如权利要求2所述的方法，其特征在于，所述目的地寄存器的数据元素是字尺寸的。
4.如权利要求1所述的方法，其特征在于，所述第一源操作数是向量寄存器，且所述第二源操作数是存储器位置。
5.如权利要求1所述的方法，其特征在于，所述第一和第二源操作数是向量寄存器。
6.如权利要求1所述的方法，其特征在于，所述第一和第二源和所述目的地向量寄存器操作数都采用从128位、256位、和512位构成的组中选择的相同尺寸。
7.如权利要求1所述的方法，其特征在于，所存储的SAD包括：
在所述目的地寄存器的最低有效位置，所存储的SAD是
所述第一源的最低有效数据元素位置减去所述第二源的最低有效数据元素位置的绝对值加上所述第一源的第二最低有效数据元素位置减去所述第二源的第二最低有效数据元素位置的绝对值加上所述第一源的第三最低有效数据元素位置减去所述第二源的第三最低有效数据元素位置的绝对值加上所述第一源的第四最低有效数据元素位置减去所述第二源的第四最低有效数据元素位置的绝对值；
在所述目的地寄存器的第二最低有效位置，所存储的SAD是
所述第一源的最低有效数据元素位置减去所述第二源的第二最低有效数据元素位置的绝对值加上所述第一源的第二最低有效数据元素位置减去所述第二源的第三最低有效数据元素位置的绝对值加上所述第一源的第三最低有效数据元素位置减去所述第二源的第四最低有效数据元素位置的绝对值加上所述第一源的第四最低有效数据元素位置减去所述第二源的第五最低有效数据元素位置的绝对值；
在所述目的地寄存器的第三最低有效位置，所存储的SAD是
所述第一源的第五最低有效数据元素位置减去所述第二源的第三最低有效数据元素位置的绝对值加上所述第一源的第六最低有效数据元素位置减去所述第二源的第四最低有效数据元素位置的绝对值加上所述第一源的第七最低有效数据元素位置减去所述第二源的第五最低有效数据元素位置的绝对值加上所述第一源的第八最低有效数据元素位置减去所述第二源的第六最低有效数据元素位置的绝对值；以及
在所述目的地寄存器的第四最低有效位置，所存储的SAD是
所述第一源的第五最低有效数据元素位置减去所述第二源的第四最低有效数据元素位置的绝对值加上所述第一源的第六最低有效数据元素位置减去所述第二源的第五最低有效数据元素位置的绝对值加上所述第一源的第七最低有效数据元素位置减去所述第二源的第六最低有效数据元素位置的绝对值加上所述第一源的第八最低有效数据元素位置减去所述第二源的第七最低有效数据元素位置的绝对值。
8.一种制品，包括：
其上存储有指令表示的有形机器可读存储介质，其中所述指令的格式指定第一和第二源以及立即数作为其源操作数，并且指定单个目的地向量寄存器作为其目的地，并且其中所述指令格式包括操作码，所述操作码响应于所述单个指令的单次发生，指示机器以导致：在每数据通道的基础上计算所述第一和第二源的数据元素的所选四联组的SAD，并且将每个所计算的SAD存储到所述目的地向量寄存器中。
9.如权利要求8所述的制品，其特征在于，所述第一和第二源的所选四联组的数据元素是字节尺寸的。
10.如权利要求9所述的制品，其特征在于，所述目的地寄存器的数据元素是字尺寸的。
11.如权利要求8所述的制品，其特征在于，所述第一源操作数是向量寄存器，且所述第二源操作数是存储器位置。
12.如权利要求8所述的制品，其特征在于，所述第一和第二源操作数是向量寄存器。
13.如权利要求8所述的制品，其特征在于，所述第一和第二源和所述目的地向量寄存器操作数都采用从128位、256位、和512位构成的组中选择的相同尺寸。
14.如权利要求8所述的制品，其特征在于，所存储的SAD包括：
在所述目的地寄存器的最低有效位置，所存储的SAD是
所述第一源的最低有效数据元素位置减去所述第二源的最低有效数据元素位置的绝对值加上所述第一源的第二最低有效数据元素位置减去所述第二源的第二最低有效数据元素位置的绝对值加上所述第一源的第三最低有效数据元素位置减去所述第二源的第三最低有效数据元素位置的绝对值加上所述第一源的第四最低有效数据元素位置减去所述第二源的第四最低有效数据元素位置的绝对值；
在所述目的地寄存器的第二最低有效位置，所存储的SAD是
所述第一源的最低有效数据元素位置减去所述第二源的第二最低有效数据元素位置的绝对值加上所述第一源的第二最低有效数据元素位置减去所述第二源的第三最低有效数据元素位置的绝对值加上所述第一源的第三最低有效数据元素位置减去所述第二源的第四最低有效数据元素位置的绝对值加上所述第一源的第四最低有效数据元素位置减去所述第二源的第五最低有效数据元素位置的绝对值；
在所述目的地寄存器的第三最低有效位置，所存储的SAD是
所述第一源的第五最低有效数据元素位置减去所述第二源的第三最低有效数据元素位置的绝对值加上所述第一源的第六最低有效数据元素位置减去所述第二源的第四最低有效数据元素位置的绝对值加上所述第一源的第七最低有效数据元素位置减去所述第二源的第五最低有效数据元素位置的绝对值加上所述第一源的第八最低有效数据元素位置减去所述第二源的第六最低有效数据元素位置的绝对值；以及
在所述目的地寄存器的第四最低有效位置，所存储的SAD是
所述第一源的第五最低有效数据元素位置减去所述第二源的第四最低有效数据元素位置的绝对值加上所述第一源的第六最低有效数据元素位置减去所述第二源的第五最低有效数据元素位置的绝对值加上所述第一源的第七最低有效数据元素位置减去所述第二源的第六最低有效数据元素位置的绝对值加上所述第一源的第八最低有效数据元素位置减去所述第二源的第七最低有效数据元素位置的绝对值。
15.一种装置，包括：
硬件解码器，用于解码单个向量双块打包绝对差求和指令，所述指令包括目的地向量寄存器操作数、第一和第二源操作数、立即数、以及操作码；
执行逻辑，用于在每数据通道的基础上，计算所述第一和第二源的数据元素的所选四联组的SAD，并将每个所计算的SAD存储到所述目的地向量寄存器中。
16.如权利要求15所述的装置，其特征在于，所述第一和第二源的所选四联组的数据元素是字节尺寸的。
17.如权利要求16所述的装置，其特征在于，所述目的地寄存器的数据元素是字尺寸的。
18.如权利要求15所述的装置，其特征在于，所述第一源操作数是向量寄存器，且所述第二源操作数是存储器位置。
19.如权利要求15所述的装置，其特征在于，所述第一和第二源操作数是向量寄存器。
20.如权利要求15所述的装置，其特征在于，所存储的SAD包括：
在所述目的地寄存器的最低有效位置，所存储的SAD是
所述第一源的最低有效数据元素位置减去所述第二源的最低有效数据元素位置的绝对值加上所述第一源的第二最低有效数据元素位置减去所述第二源的第二最低有效数据元素位置的绝对值加上所述第一源的第三最低有效数据元素位置减去所述第二源的第三最低有效数据元素位置的绝对值加上所述第一源的第四最低有效数据元素位置减去所述第二源的第四最低有效数据元素位置的绝对值；
在所述目的地寄存器的第二最低有效位置，所存储的SAD是
所述第一源的最低有效数据元素位置减去所述第二源的第二最低有效数据元素位置的绝对值加上所述第一源的第二最低有效数据元素位置减去所述第二源的第三最低有效数据元素位置的绝对值加上所述第一源的第三最低有效数据元素位置减去所述第二源的第四最低有效数据元素位置的绝对值加上所述第一源的第四最低有效数据元素位置减去所述第二源的第五最低有效数据元素位置的绝对值；
在所述目的地寄存器的第三最低有效位置，所存储的SAD是
所述第一源的第五最低有效数据元素位置减去所述第二源的第三最低有效数据元素位置的绝对值加上所述第一源的第六最低有效数据元素位置减去所述第二源的第四最低有效数据元素位置的绝对值加上所述第一源的第七最低有效数据元素位置减去所述第二源的第五最低有效数据元素位置的绝对值加上所述第一源的第八最低有效数据元素位置减去所述第二源的第六最低有效数据元素位置的绝对值；以及
在所述目的地寄存器的第四最低有效位置，所存储的SAD是
所述第一源的第五最低有效数据元素位置减去所述第二源的第四最低有效数据元素位置的绝对值加上所述第一源的第六最低有效数据元素位置减去所述第二源的第五最低有效数据元素位置的绝对值加上所述第一源的第七最低有效数据元素位置减去所述第二源的第六最低有效数据元素位置的绝对值加上所述第一源的第八最低有效数据元素位置减去所述第二源的第七最低有效数据元素位置的绝对值。
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