CN104137055A

CN104137055A - 点积处理器、方法、系统和指令

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Publication number: CN104137055A
Application number: CN201180076464.5A
Authority: CN
Inventors: K·克里希南; E·乌尔德-阿迈德-瓦尔; V·切瑞潘诺夫
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2011-12-29
Filing date: 2011-12-29
Publication date: 2014-11-05
Anticipated expiration: 2031-12-29
Also published as: TWI512612B; US20140195783A1; EP2798457A4; EP2798457B1; CN104137055B; EP2798457A1; WO2013101018A1; TW201349105A

Abstract

一方面的方法包括接收点积指令。该点积指令指示包括至少四个数据元素的第一源打包数据，指示包括至少八个数据元素的第二源打包数据，且指示目的地存储位置。响应于点积指令，将结果打包数据存储在目的地存储位置中。结果包括各自包括点积结果的多个数据元素。每个点积结果包括第一源打包数据的至少四个数据元素与第二源打包数据的至少四个数据元素的不同子集中的相应数据元素的乘积之和。公开了其它方法、装置、系统和指令。

Description

点积处理器、方法、系统和指令

背景

技术领域

实施例涉及处理器。具体地，实施例涉及操作用于响应于点积指令执行点积操作的处理器。

背景信息

许多处理器具有单指令多数据(SIMD)架构。在SIMD架构中，打包数据指令、向量指令或者SIMD指令可同时或并行地对多个数据元素或者多对数据元素进行操作。处理器可具有并行执行硬件，该并行执行硬件响应于打包数据指令来同时或并行地执行多个操作。

多个数据元素可在一个寄存器或存储器位置内被打包为打包数据或向量数据。在打包数据中，寄存器或者其他存储位置的位可逻辑地分成数据元素序列。例如，256位宽打包数据寄存器可具有四个64位宽数据元素、八个32位数据元素、十六个16位数据元素等。每一数据元素可表示分开独立的一段数据(例如，像素、像素的颜色部分、复数的组成部分等)，该段数据可单独地操作和/或与其他数据独立地操作。

附图的若干视图的简要说明

可通过参考以下描述以及用于示出实施例的附图最佳地理解本发明。在附图中：

图1是具有含一个或多个点积指令的指令集架构的处理器的实施例的框图。

图2是具有执行单元的指令处理装置的实施例的框图，该执行单元可操作用于执行包含点积指令的一个或多个实施例的指令。

图3是处理点积指令的实施例的方法的实施例的流程框图。

图4是示出可响应于点积指令的第一实施例执行的点积操作的第一实施例的框图。

图5是示出可响应于点积指令的第二实施例执行的点积操作的第二实施例的框图。

图6是示出可响应于点积指令的第三实施例执行的点积操作的第三实施例的框图。

图7是示出可响应于点积指令的第四实施例执行的点积操作的第四实施例的框图。

图8是点积指令的指令格式的实施例的框图。

图9是处理具有尺寸说明符的点积指令的实施例的方法的实施例的流程框图。

图10是点积指令的指令格式的实施例的框图，该点积指令具有任选的掩码说明符和任选的掩码操作类型说明符。

图11是一组合适的打包数据操作掩码寄存器的实施例的框图。

图12是一组合适的打包数据寄存器的实施例的框图。

图13是包括存储点积指令的一个或多个实施例的机器可读存储介质的制品的框图。

图14-B示出点积指令的实施例应用于垂直边缘解块滤波的详细示例。

图15A是示出根据本发明的实施例的通用向量友好指令格式及其类A指令模板的框图。

图15B是示出根据本发明的实施例的通用向量友好指令格式及其类B指令模板的框图。

图16是示出根据本发明的实施例的示例性专用向量友好指令格式的框图。

图16B是示出根据本发明的一个实施例的构成完整操作码字段的具有专用向量友好指令格式的字段的框图。

图16C是示出根据本发明的一个实施例的构成寄存器索引字段的具有专用向量友好指令格式的字段的框图。

图16D是示出根据本发明的一个实施例的构成扩充(augmentation)操作字段的具有专用向量友好指令格式的字段的框图。

图17是根据本发明的一个实施例的寄存器架构的框图。

图18A是示出根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命名的无序发布/执行流水线的框图。

图18B示出处理器核，该核包括耦合到执行引擎单元的前端单元，并且两者耦合到存储器单元。。

图19A是根据本发明实施例的单处理器核连同其到管芯上互连网络的连接以及其2级(L2)高速缓存的本地子集的框图。

图19B是根据本发明的实施例的图19A中的处理器核的一部分的展开图。

图20是根据本发明的实施例的可具有超过一个的核、可具有集成的存储器控制器、并且可具有集成图形的处理器的框图。

图21所示为根据本发明的一个实施例的系统的框图。

图22所示为根据本发明的实施例的第一更具体示例性系统的框图。

图23示出根据本发明的实施例的第二更具体的示例性系统的框图。

图24所示为根据本发明的一实施例的SoC的框图。

图25是根据本发明的各实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。

具体实施方式

本文中公开的是点积指令，用于执行该点积指令的处理器，在处理或执行该点积指令时处理器执行的方法，以及合并一个或多个处理器以执行该点积指令的系统。本文中公开的各种处理器和系统中的任一者是合适的。在以下描述中，阐述众多具体细节(例如，具体处理器配置、操作序列、指令格式、数据格式、微架构细节、点积指令的具体示例等)。然而，在没有这些具体细节的情况下，也可实践实施例。在其他实例中，未详细示出公知电路、结构和技术，以避免混淆对本描述的理解。

点积被广泛用于各种不同的应用中。例如，点积通常用于信号处理、滤波、矩阵操作、像素处理、音频处理、计算相关序列、滤波像素(例如在解块滤波中)、当内插像素值以去除视觉伪像时、当计算矩阵的乘积时，等等。由于点积的广泛使用，计算点积的有效方式具有优势。

点积操作表示在两个向量或数列上的代数操作，其中相应的条目相乘并且所有的乘积相加以产生单个数。两个向量a＝[a1,a2,...,an]和b＝[b1,b2,...,bn]的点积由以下等式表达：

a \cdot b = Σ_{i = 1}^{n} a_{i} b_{i} = a_{1} b_{1} + a_{2} b_{2} + \cdot \cdot \cdot + a_{n} b_{n}

等式1

在该等式中，符号Σ指示在从1到n的所有向量元素对上的求和操作。

图1是具有含一个或多个点积指令103的指令集架构101的处理器100的示例实施例的框图。该处理器可以是各种复杂指令集计算(CISC)处理器、各种精简指令集计算(RISC)处理器、各种超长指令字(VLIW)处理器、其各种混合、或完全其他类型的处理器中的任何处理器。在一些实施例中，处理器可以是通用处理器(例如，在台式、膝上型等计算机中使用的类型的通用微处理器)。替换地，处理器可以是专用处理器。合适的专用处理器的示例包括但不限于，网络处理器、通信处理器、加密处理器、图形处理器、协处理器、嵌入式处理器、数字信号处理器(DSP)以及控制器(例如，微控制器)，仅列举数例。

处理器具有指令集架构(ISA)101。ISA表示处理器的架构中涉及编程的那部分。ISA通常包括原生指令、架构寄存器、数据类型、寻址模式、存储器架构、中断和异常处理以及处理器的外部输入和输出(I/O)。ISA与微架构不同，微架构通常表示被选择用于实现ISA的特定处理器设计技术。带有不同的微架构的处理器可以共享共同的ISA。

ISA包括架构可视的寄存器(例如，架构寄存器组)104。所示出的架构寄存器包括打包数据寄存器105。每个打包数据寄存器可操作用于存储打包数据、向量数据或者SIMD数据。在一些实施例中，架构可见的寄存器可任选地包括掩码寄存器106。架构可见的寄存器可表示处理器上(例如管芯上)的存储位置。架构寄存器此处也可以被简称为寄存器。短语架构寄存器、寄存器组、以及寄存器在本申请中用于表示对软件和/或程序器可见(例如，软件可见的)的寄存器和/或由通用宏指令指定用来标识操作数的寄存器，除非另外指定或清楚地明显可知。这些寄存器与给定微架构中的其他非架构的或非在架构上可见的寄存器(例如，指令所使用的临时寄存器，重新排序缓冲器，引退寄存器等等)不同。

所示出的ISA包括处理器支持的指令集102。指令集的这些指令表示宏指令(例如，提供给处理器以供执行的指令)，与微指令或微操作(例如，处理器的解码器解码宏指令而得到的微指令或微操作)不同。所示的指令集包括一个或多个点积指令103。点积指令可以是本文中其它位置公开的点积指令的各种不同实施例中的任一个。自然，指令集通常包括其它指令(未示出)。

处理器还包括执行逻辑107。执行逻辑可操作用于执行或处理指令集的指令(例如，一个或多个点积指令)。

图2是具有执行单元207的指令处理装置200的示例实施例的框图，该执行单元210可操作用于执行包含点积指令203的示例实施例的指令。在一些实施例中，指令处理装置可以是处理器和/或可被包括在处理器中。例如，在一些实施例中，指令处理装置可以是图1的处理器或类似设备，或者可被包括在图1的处理器或类似设备中。替代地，指令处理装置可被包括在不同的处理器或电子系统中。

指令处理装置200可接收点积指令203。例如，可从指令取出单元、指令队列或存储器接收该指令。点积指令可表示由指令处理装置识别并控制该装置来执行特定操作(例如，点积操作)的机器指令、宏指令或控制信号。点积指令可明确指定(例如，通过位或者一个或多个字段)或以其他方式指示(例如，隐含地指示)包含至少四个数据元素的第一源打包数据210，可指定或以其他方式指示包括至少八个数据元素的第二源打包数据211，并且可指定或以其他方式指示其中将存储结果打包数据的目的地(例如，目的地存储位置123)。

所示的指令处理装置包括指令解码单元或解码器207。解码器可接收和解码高级机器指令或宏指令，并且输出一个或多个较低级的微操作、微代码入口点、微指令或者反映和/或源自于原始较高级指令的其他较低级的指令或控制信号。这一个或多个较低级指令或控制信号可通过一个或多个较低级(例如，电路级或硬件级)操作来实现较高级指令的操作。解码器可以使用各种不同的机制来实现，包括但不限于，微代码只读存储器(ROM)、查找表、硬件实现、可编程逻辑阵列(PLA)和本领域已知的用于实现解码器的其他机制。

在其他实施例中，取代具有解码器207，可使用指令仿真器、翻译器、变形器(morpher)、解释器、或者其他指令转换逻辑。各种不同类型的指令变换逻辑在本领域中是已知的，并且可在软件、硬件、固件、或者其组合中实现。指令转换逻辑可接收指令，并且仿真、翻译、变形、解释、或者以其他方式将接收的指令转换成一个或多个对应的导出指令或控制信号。在其他实施例中，可使用指令转换逻辑和解码器两者。例如，该装置可具有用于将接收到的指令转换成一个或多个中间指令的指令转换逻辑，以及用于将一个或多个中间指令解码成可由该指令处理装置的原生硬件执行的一个或多个较低级指令或控制信号的解码器。指令变换逻辑中的一些或全部可位于其余指令处理装置的管芯外，诸如在单独的管芯上或在管芯外的存储器中。

指令处理装置还包括一组打包数据寄存器205。如所示，打包数据寄存器的集合可包括第一打包数据寄存器205-1、第二打包数据寄存器205-2和第三打包数据寄存器205-3。打包数据寄存器可各自表示处理器上的(例如管芯上)处理器存储位置。打包数据寄存器可表示架构寄存器。打包数据寄存器中的每一个都可以是可操作以存储打包或向量数据。打包数据寄存器可使用公知技术在不同的微架构中以不同的方式实现，并且不限于任何特定类型的电路。多种不同类型的寄存器可适用，只要它们能够存储并提供在此所述的数据。合适类型的寄存器的示例包括但不限于专用物理寄存器、使用寄存器重命名的动态分配的物理寄存器、及其组合。

再次参考图2，执行单元207与打包数据寄存器205耦合。执行单元还与解码器208耦合。执行单元可从解码器接收一个或多个微操作、微代码进入点、微指令、其他指令或其他控制信号，它们反映了点积指令或者是从点积指令导出的。

执行单元207可操作用于，响应于点积指令203和/或作为其结果，在目的地存储位置213存储结果打包数据。如前所述，点积指令可指定或以其它方式指示包括至少四个数据元素的第一源打包数据210，指定或以其它方式指示包括至少八个数据元素的第二源打包数据211，并且指定或以其它方式指示目的地存储位置213。结果打包数据可包括至少两个数据元素。至少两个数据元素中的每一个可包括点积结果。在一些实施例中，每个点积结果可包括第一源打包数据的至少四个数据元素与第二源打包数据的至少四个数据元素的不同子集中的相应数据元素的乘积之和。如所示，在一些实施例中，第一源打包数据210可存储在第一打包数据寄存器205-1中，第二源打包数据211可存储在第一打包数据寄存器205-2中，且第三源打包数据212可存储在第一打包数据寄存器205-3中。或者，可使用适用于打包数据的存储器位置或其它存储位置。

作为示例，执行单元可包括算术逻辑单元、算术单元、乘法和加法单元、包括乘法和加法逻辑的执行单元等等。执行单元和/或装置可包括特定或具体的逻辑(例如，可能与软件和/或固件组合的电路或其它硬件)，操作用于执行和/或处理点积指令，并响应于指令(例如，响应于从指令导出的一个或多个微指令或其它控制信号)存储包括多个点积的结果。例如，如所示，执行单元可包括可操作用于计算点积的点积计算逻辑209。在一些实施例中，点积计算逻辑可包括一个或多个乘法器(例如，乘法器电路)和一个或多个加法器(例如，加法器电路)。

在一些实施例中，第一源打包数据可包括至少四个数据元素A₀、A₁、A₂、和A₃，且第二源打包数据可包括至少八个数据元素B₀、B₁、B₂、B₃、C₀、C₁、C₂和C₃。当然，至少四个数据元素B0、B1、B2、B3可表示第二源打包数据的至少四个数据元素的第一子集，且至少四个数据元素C₀、C₁、C₂和C₃可表示第二源打包数据的至少四个数据元素的不同的第二子集。结果打包数据可包括至少第一数据元素和第二数据元素，第一数据元素包括A₀*B₀+A₁*B₁+A₂*B₂+A₃*B₃，第二数据元素包括A₀*C₀+A₁*C₁+A₂*C₂+A₃*C₃。

在一些实施例中，结果打包数据可包括至少四个数据元素，每个数据元素表示点积结果。每个点积结果可基于第二源打包数据的至少八个数据元素的至少四个子集中的不同的一个。在一些实施例中，第二源打包数据可进一步包括至少八个附加数据元素D₀,D₁,D₂,D₃,E₀,E₁,E₂和E₃。对于这些，至少四个数据元素D₀,D₁,D₂和D₃可表示第二源打包数据的至少四个数据元素的亦不同的第三子集，且至少四个数据元素E₀,E₁,E₂和E₃可表示第二源打包数据的至少四个数据元素的亦不同的第四子集。结果打包数据可进一步包括至少第三数据元素和第四数据元素，第三数据元素包括A₀*D₀+A₁*D₁+A₂*D₂+A₃*D₃，而第四数据元素包括A₀*E₀+A₁*E₁+A₂*E₂+A₃*E₃。

在一些实施例中，点积指令可指定第二源打包数据的数据元素的尺寸。点积指令和/或执行单元可允许第二源打包数据的数据元素的尺寸为多个不同尺寸中的任一个。在一些实施例中，点积指令可具有用于明确指定第二源打包数据的数据元素的尺寸的立即数，然而这不是必须的。或者，可在由指令指示的寄存器或其它存储位置中指定第二源打包数据的数据元素的尺寸。作为又一个选项，指令(例如，指令的操作码)可明确指示第二源打包数据的数据元素的尺寸。在一些实施例中，可任选地存在具有多种不同尺寸的多个指令。在一些实施例中，第一源打包数据可包括具有至少八位尺寸的数据元素，且第二源打包数据可包括具有仅两位或仅四位尺寸的数据元素。

为了避免混淆描述，已示出和描述了相对简单的指令处理装置200。在其他实施例中，该指令处理装置可任选地包括其他公知组件，诸如举例而言，指令取出单元、指令调度单元、分支预测单元、指令和数据的高速缓存、指令和数据的转换后备缓冲器(translation lookaside buffer)、预取缓冲器、微指令队列、微指令定序器、总线接口单元、二级或更高级高速缓存、引退单元、寄存器重命名单元、处理器中包含的其他组件、以及上述的各种组合。实施例可具有多个核、逻辑处理器或执行引擎。可操作用于执行本申请中公开的指令实施例的执行单元可被包含在核、逻辑处理器或执行引擎中的至少一个、至少两个、大多数或全部中。实际上在处理器中存在组件的多种不同的组合和配置，并且各实施例不限于任何特定组合或配置。

图3是处理点积指令的示例实施例的方法315的示例实施例的流程框图。在各实施例中，方法可由通用处理器、专用处理器(例如，图形处理器或数字信号处理器)、或其他种类型的数字逻辑设备或指令处理装置执行。在一些实施例中，方法315可由图1的处理器100或图2的指令处理装置200或类似装置来执行。替代地，方法315可由处理器或指令处理装置的不同实施例执行。此外，图1的处理器100和图2的指令处理装置200可执行与图3的方法315的操作和方法相同、类似或不同的操作和方法。

该方法包括在框316接收点积指令。在各个方面，该指令可在处理器、指令处理装置或者其一部分(例如，解码器、指令变换器等)处接收。在各个方面，指令可从处理器外的源(例如，从主存储器、盘、或总线或互连)或者从处理器上的源(例如，从指令高速缓存)接收。点积指令可明确指定(例如，通过位或者一个或多个字段)或以其它方式指示(例如，隐含地指示)包括至少四个数据元素的第一源打包数据，明确指定或以其它方式指示包括至少八个数据元素的第二源打包数据，并且明确指定或以其它方式指示目的地存储位置。

然后，在框317，响应于点积指令、作为点积指令的结果、和/或依照点积指令所指定的，结果打包数据被存储在目的地存储位置中。结果打包数据包括各自包括点积结果的至少两个数据元素。每个点积结果包括第一源打包数据的至少四个数据元素与第二源打包数据的至少四个数据元素的不同子集中的相应数据元素的乘积之和。在一些实施例中，结果打包数据可具有如本文的其它位置描述的结果打包数据的其它性质。作为示例，执行单元、指令处理装置或处理器可执行指令所指定的操作并存储结果。

所示的方法包括从软件角度和/或从处理器外部可见的操作。在其他实施例中，该方法可任选地包括处理器内出现的一个或多个操作和/或一个或多个微架构操作。。作为示例，可取出指令，然后可将该指令解码、转换、仿真或以其它方式转换成一个或多个其它指令或控制信号。可访问和/或接收源打包数据。可启用执行单元，以执行指令的操作，并且可执行该操作(例如，可执行用于实现指令的操作的一个或多个微架构操作)。

图4是示出响应于点积指令的第一示例实施例执行的点积操作415的第一示例实施例的框图。点积指令指定或以其它方式指示具有至少四个数据元素A₀-A_N的第一源打包数据410，其中N至少为四。点积指令指定或以其它方式指示具有至少八个数据元素B₀-B_N和C₀-C_N的第二源打包数据411。如所示，数据元素B₀-B_N可以是连续的(例如，在第二源打包数据的最低阶半部分内)，且数据元素C₀-C_N可以是连续的(例如，在第二源打包数据的最高阶半部分内)。至少四个数据元素B₀-B_N表示第二源打包数据中的至少四个数据元素的第一集合，且数据元素C₀-C_N表示第二源打包数据中的至少四个数据元素的不同的第二集合。在一些实施例中，第二源打包数据可包括至少四个数据元素(未示出)的附加的不同的非重叠集合。在一些实施例中，至少四个数据元素的不同的非重叠集合中的每一个可包括与第一源打包数据的数据元素的数量相同数量的数据元素。

点积指令还指定或以其它方式指示目的地(例如，目的地存储位置)。响应于点积指令，生成结果打包数据412，并将其存储在目的地中。结果打包数据包括至少两个数据元素R₀-R₁。至少两个数据元素中的每一个包括点积结果。每个点积结果可包括第一源打包数据的至少四个数据元素A₀-A_N与第二源打包数据的至少四个数据元素的不同子集中的相应数据元素的乘积之和。如所示，在一些实施例中，第一较低阶的数据元素R₀可包括等于A₀*B₀+A₁*B₁+A₂*B₂+…+A_N*B_N的点积结果，或饱和(saturate)。此外，第二数据元素R1可包括等于A₀*C₀+A₁*C₁+A₂*C₂+…+A_N*C_N的点积结果，或饱和。“或饱和”指示在一些实施例中，如果点积结果的值超过用于存储结果数据元素的可用数量的位中可存储的最大值，则存储饱和值。在所示的实施例中，形成相乘的对应对的数据元素之间的对应关系指的是集合内的数据元素的相对顺序(即，A₀对应于一个集合中的B₀和另一个集合中的C₀，A₁对应于一个集合中的B₁和另一个集合中的C₁，A₂对应于一个集合中的B₂和另一个集合中的C₂，A_N对应于一个集合中的B_N和另一个集合中的C_N)。如果A₀-A_N包括多于四个数据元素，则B₀-B_N和C₀-C_N可各自包括多于四个数据元素，且每个点积结果可将对应数据元素的附加对的乘积求和。

图5是示出响应于点积指令的第二示例实施例执行的点积操作515的第二示例实施例的框图。点积指令指定或以其它方式指示具有至少四个数据元素A₀-A_N的第一源打包数据510，其中N至少为四。点积指令还指定或以其它方式指示具有至少十六个数据元素B₀-B_N、C₀-C_N、D₀-D_N和E₀-E_N的第二源打包数据511。如所示，数据元素B₀-B_N可以是连续的(例如，在第二源打包数据的最低阶四分之一部分中)，数据元素C₀-C_N可以是连续的(例如，在第二源打包数据的次最低阶四分之一部分中)，数据元素D₀-D_N可以是连续的(例如，在第二源打包数据的次最高阶四分之一部分中)，数据元素E₀-E_N可以是连续的(例如，在第二源打包数据的最高阶四分之一部分中)。至少四个数据元素的集合B₀-B_N、C₀-C_N、D₀-D_N和E₀-E_N中的每一个表示在第二源打包数据中的至少四个数据元素的不同非重叠集合。在一些实施例中，第二源打包数据可包括至少四个数据元素(未示出)的附加的不同的非重叠集合。在一些实施例中，至少四个数据元素的不同的非重叠集合中的每一个可包括与第一源打包数据的数据元素的数量相同数量的数据元素。

点积指令还指定或以其它方式指示目的地(例如，目的地存储位置)。响应于点积指令，生成结果打包数据512，并将其存储在目的地中。在图示中，结果打包数据被分成第一部分512A和第二部分512B。结果打包数据包括至少四个数据元素R₀-R3。至少四个数据元素中的每一个可包括点积结果。每个点积结果可包括第一源打包数据的至少四个数据元素A₀-A_N与第二源打包数据的至少四个数据元素的不同子集中的相应数据元素的乘积之和。如所示，在一些实施例中，第一较低阶的数据元素R₀可包括等于A₀*B₀+A₁*B₁+A₂*B₂+…+A_N*B_N的点积结果，或饱和。第二数据元素R₁可包括等于A₀*C₀+A₁*C₁+A₂*C₂+…+A_N*C_N的点积结果，或饱和。第三数据元素R₂可包括等于A₀*D₀+A₁*D₁+A₂*D₂+…+A_N*D_N的点积结果，或饱和。第四数据元素R₃可包括等于A₀*E₀+A₁*E₁+A₂*E₂+…+A_N*E_N的点积结果，或饱和。“或饱和”指示在一些实施例中，如果点积结果的值超过用于存储结果数据元素的可用数量的位中可存储的最大值，则存储饱和值。如果A₀-A_N包括多于四个数据元素，则B₀-B_N、C₀-C_N、D₀-D_N和E₀-E_N可各自包括多于四个数据元素，且至少四个点积结果中的每一个可将对应数据元素的附加对的乘积求和。

图6是示出响应于点积指令的第三示例实施例执行的点积操作615的第三示例实施例的框图。点积指令指定或其它方式指示具有十六个8位字节数据元素A₀-A₁₅的第一128位源打包数据610。如图所示，A₀在位[7:0]中，A₁在位[15:8]中，A₂在位[23:16]中，A₃在位[31:24]中，A₄在位[39:32]中，A₅在位[47:40]中，A₆在位[55:48]中，A₇在位[63:56]中，A₈在位[71:64]中，A₉在位[79:72]中，A₁₀在位[87:80]中，A₁₁在位[95:88]中，A₁₂在位[103:96]中，A₁₃在位[111:104]中，A₁₄在位[119:112]中，且A₁₅在位[127:120]中。

点积指令还指定或以其它方式指示具有三十二个4位宽数据元素B₀-B₁₅和C₀-C₁₅的第二128位源打包数据611。如所示，十六个数据元素B₀-B₁₅可在第二源打包数据的最低阶半部分内(即在位[63:0]内)是连续的，且数据元素C₀-C₁₅可在第二源打包数据的最高阶半部分内(即在位[127:64]内)是连续的。B0在位[3:0]中；B1在位[7:4]中等。C0在位[67:64]中；C1在位[71:68]中等。十六个数据元素B₀-B₁₅表示第二源打包数据中的十六个数据元素的第一集合，且数据元素C₀-C₁₅表示第二源打包数据中的十六个数据元素的不同的第二集合。在一些实施例中，第一和第二源打包数据具有相同的宽度(例如，存储在相同尺寸的打包数据寄存器中)。

点积指令还指定或以其它方式指示目的地(例如，目的地存储位置)。响应于点积指令，生成结果打包数据612，并将其存储在目的地中。结果打包数据包括两个16位数据元素R₀-R₁。结果数据元素中的每一个包括的位数为第一源打包数据的每个数据元素位数的两倍，且为第二源打包数据的数据元素的位数的四倍。两个数据元素中的每一个包括基于至少十六个乘积之和的点积结果。每个点积结果可包括第一源打包数据的十六个数据元素A₀-A₁₅与第二源打包数据的十六个数据元素的不同子集中的相应数据元素的乘积之和。如所示，在一些实施例中，在位[15:0]中的第一最低阶的数据元素R₀可包括等于A₀*B₀+A₁*B₁+A₂*B₂+A₃*B₃+A₄*B₄+A₅*B₅+A₆*B₆+A₇*B₇+A₈*B₈+A₉*B₉+A₁₀*B₁₀+A₁₁*B₁₁+A₁₂*B₁₂+A₁₃*B₁₃+A₁₄*B₁₄+A₁₅*B₁₅的点积结果，或饱和。此外，第二较高阶的数据元素R1可包括等于A₀*C₀+A₁*C₁+A₂*C₂+A₃*C₃+A₄*C₄+A₅*C₅+A₆*C₆+A₇*C₇+A₈*C₈+A₉*C₉+A₁₀*C₁₀+A₁₁*C₁₁+A₁₂*C₁₂+A₁₃*C₁₃+A₁₄*C₁₄+A₁₅*C₁₅的点积结果，或饱和。结果打包数据的较高位[127:32]可任选地被归零，或可表示不关心的值等。

图7是示出响应于点积指令的第四示例实施例执行的点积操作715的第四示例实施例的框图。点积指令指定或其它方式指示具有十六个8位字节数据元素A₀-A₁₅的第一128位源打包数据710。点积指令还指定或以其它方式指示具有六十四个2位宽数据元素B₀-B₁₅、C₀-C₁₅、D₀-D₁₅和E₀-E₁₅的第二128位源打包数据711。2位数据元素是第一源打包数据的8位字节数据元素的尺寸的四分之一。如所示，十六个数据元素B₀-B₁₅可在第二源打包数据的最低阶四分之一部分中(即，在位[31:0]中)是连续的，十六个数据元素C₀-C_N可在第二源打包数据的次最低阶四分之一部分中(即，在位[63:32]中)是连续的，十六个数据元素D₀-D_N可在第二源打包数据的次最高阶四分之一部分中(即，在位[95:64]中)是连续的，且十六个数据元素E₀-E_N可在第二源打包数据的最高阶四分之一部分中(即，在位[127:96]中)是连续的。数据元素的集合B₀-B₁₅、C₀-C₁₅、D₀-D₁₅和E₀-E₁₅中的每一个表示在第二源打包数据中的十六个数据元素的不同非重叠集合。

点积指令还指定或以其它方式指示目的地(例如，目的地存储位置)。响应于点积指令，生成结果打包数据712，并将其存储在目的地中。结果打包数据包括四个16位结果数据元素R₀-R₃。结果数据元素中的每一个包括的位数为第一源打包数据的每个数据元素位数的两倍，且为第二源打包数据的数据元素的位数的八倍。四个结果数据元素中的每一个包括基于至少十六个乘积之和的点积结果。每个点积结果可包括第一源打包数据的十六个数据元素A₀-A₁₅与第二源打包数据的十六个数据元素的不同子集中的相应数据元素的乘积之和。

如所示，在一些实施例中，在位[15:0]中的第一最低阶的16位结果数据元素R₀可包括等于A₀*B₀+A₁*B₁+A₂*B₂+A₃*B₃+A₄*B₄+A₅*B₅+A₆*B₆+A₇*B₇+A₈*B₈+A₉*B₉+A₁₀*B₁₀+A₁₁*B₁₁+A₁₂*B₁₂+A₁₃*B₁₃+A₁₄*B₁₄+A₁₅*B₁₅的点积结果，或饱和。第二数据元素R₁可包括等于A₀*C₀+A₁*C₁+A₂*C₂+A₃*C₃+A₄*C₄+A₅*C₅+A₆*C₆+A₇*C₇+A₈*C₈+A₉*C₉+A₁₀*C₁₀+A₁₁*C₁₁+A₁₂*C₁₂+A₁₃*C₁₃+A₁₄*C₁₄+A₁₅*C₁₅的点积结果，或饱和。第三数据元素R₂可包括等于A₀*D₀+A₁*D₁+A₂*D₂+A₃*D₃+A₄*D₄+A₅*D₅+A₆*D₆+A₇*D₇+A₈*D₈+A₉*D₉+A₁₀*D₁₀+A₁₁*D₁₁+A₁₂*D₁₂+A₁₃*D₁₃+A₁₄*D₁₄+A₁₅*D₁₅的点积结果，或饱和。第四数据元素R₃可包括等于A₀*E₀+A₁*E₁+A₂*E₂+A₃*E₃+A₄*E₄+A₅*E₅+A₆*E₆+A₇*E₇+A₈*E₈+A₉*E₉+A₁₀*E₁₀+A₁₁*E₁₁+A₁₂*E₁₂+A₁₃*E₁₃+A₁₄*E₁₄+A₁₅*E₁₅的点积结果，或饱和。结果打包数据的较高位[127:64]可任选地被归零，或可表示不关心的值等。

这些只是数个详细的示例实施例。可构想其他实施例。例如，可构想其中源和结果打包数据更大或更小的其它实施例。例如，构想到其中源和结果打包数据各自是64位且具有每个集合(例如，A₀-A₇、B₀-B₇、C₀-C₇等)中的一半的数据元素的替换实施例。作为另一个示例，构想到其中源和结果打包数据各自是256位且具有每个集合(例如，A₀-A₃₁、B₀-B₃₁、C₀-C₃₁等)中的数据元素的两倍的替换实施例。在又一个实施例中，第一源打包数据可包括16位数据元素、32位数据元素或64位数据元素。取代结果数据元素为第一源数据的数据元素的两倍以及当它们超过最大尺寸时使结果饱和，结果数据元素可大于位数的两倍(例如，为第一源打包数据的数据元素的位数的三倍或四倍)。这些只是数个说明性变型。构想另外的其他替换实施例。

图8是点积指令803的指令格式的实施例的框图。指令格式包括操作代码或操作码820。操作码可表示指令格式的多个位或一个或多个字段，操作用于标识将由处理器执行的指令和/或操作(例如，点积操作)。

指令格式包括用于明确指定第一源打包数据的第一源打包数据说明符821和用于明确指定第二源打包数据的第二源打包数据说明符822以及用于明确指定结果打包数据的结果打包数据说明符823。这些说明符中的每一个可指定特定打包数据寄存器、存储器位置或存储相关联的打包数据的其它存储位置(例如，指定地址)。替换地，如先前提及的，第一源打包数据、第二源打包数据、或结果打包数据中的一个或多个由该指令隐含指定(即与明确指定不同)。例如，在标识操作码820之后，处理器可隐含地知晓这些操作数之一的存储位置。作为另一个选项，源之一也可任选地被重新用作结果(例如，由指令最初使用的源的内容可被结果盖写)。

在一些实施例中，指令格式可任选地包括用于指定第一和第二源打包数据中的至少一个的数据元素的尺寸(例如位宽度)的至少一个尺寸说明符824，然而这不是必须的。在一些实施例中，第一源打包数据可具有固定尺寸(例如，8位或16位)的数据元素，且第二源打包数据可具有可变尺寸的数据元素，该可变尺寸是第一源打包数据的数据元素的固定尺寸的分数(例如，二分之一、三分之一、四分之一、八分之一等)。可变尺寸可由尺寸说明符指定。在这些实施例中，当第一和第二源打包数据存储在相同位宽度的存储位置(例如，相同集合的不同打包数据寄存器)中时，第二源打包数据可包括的数据元素的数量是第一源打包数据的数据元素的数量的整数倍(例如，两倍、三倍、四倍或八倍那样多)。在一些实施例中，第一源打包数据可具有固定尺寸的8位字节数据元素，且尺寸说明符可操作用于指定第二源打包数据的数据元素仅2位宽、仅4位宽，或在一些情况下8位宽。作为另一个示例，在一些实施例中，第一源打包数据可具有固定尺寸的16位字节数据元素，且尺寸说明符可操作用于指定第二源打包数据的数据元素仅2位宽、仅4位宽、仅8位宽，或在一些情况下16位宽。这些只是数个说明性示例实施例。可构想其他实施例。

构想尺寸说明符的不同实施例。在一些实施例中，可在点积指令的立即数(例如，8位立即数)中包括尺寸说明符。或者，在其它实施例中，可在对于指令而言是隐含的(例如对于指令的操作码而言是隐含的)寄存器或其它存储位置中指定尺寸说明符。在又一个其它实施例中，尺寸说明符可最初包含在目的地寄存器中，然后可在将结果打包数据存储在目的地寄存器中时盖写该尺寸说明符。在又一个实施例中，指令格式能够指定具有尺寸说明符的另一个操作数(例如，其它操作数之一是隐含的，或者其它操作数之一可被再次使用，或者指令格式可允许总共四个操作的说明)。

或者，在其它实施例中，尺寸说明符可能不存在。例如，在一些实施例中，第一和第二源打包数据两者的数据元素的尺寸可以是固定的且对于指令而言是隐含的(例如对于指令的操作码而言是隐含的)。在一些情况下，可仅有一个指令和一对固定尺寸。在其它情况下，可存在多个不同的指令(例如，具有不同的操作码)和多个不同的固定尺寸对。作为示例，具有第一操作码的第一点积指令可指示第一源打包数据的数据元素是8位且第二源打包数据的数据元素仅是4位，而具有第二不同操作码的第二点积指令可指示第一源打包数据的数据元素是8位且第二源打包数据的数据元素仅是2位。

所示的指令格式示出可被包括在浮点缩放指令的实施例中的字段类型的示例。替代的实施例可包括所示字段的子集，或者可添加附加字段。所示的字段次序/安排并非是必须的，相反，字段可被重排列。字段无需包括连续位序列，相反可包括非连续或分开的位。在一些实施例中，指令格式可遵循VEX或EVEX指令格式，尽管这不是必须的。

图9是处理具有尺寸说明符的点积指令的示例实施例的方法915的示例实施例的流程框图。在框916，接收点积指令。点积指令指定或以其它方式指示具有N个M位数据元素的第一源打包数据，其中N和M是整数。在各实施例中，N可以是4、8、16或32。在各实施例中，M可以是8、16、32或64。通常，N是8或16，且M是8或16。该指令还指定或以其它方式指示第二源打包数据，指定或以其它方式指示第二源打包数据的数据元素的可变尺寸(例如具有尺寸说明符字段)，并且指定或以其它方式指示目的地存储位置。

在框925，解码点积。在框926，访问第一源打包数据和第二源打包数据(例如，从寄存器或存储器位置)。在框927，确定第二源打包数据的数据元素的可变尺寸。所示的实施例允许可变尺寸是三个不同的可能尺寸中的任一个(即，M/4、M/2或M)。

如果尺寸是M/4，则方法前进到框917A，在那里存储具有结果数据元素R₀-R₃的结果打包数据。R₀可包括等于A₀*B₀+A₁*B₁+A₂*B₂+…+A_N*B_N的点积结果，或饱和。R₁可包括等于A₀*C₀+A₁*C₁+A₂*C₂+…+A_N*C_N的点积结果，或饱和。R₂可包括等于A₀*D₀+A₁*D₁+A₂*D₂+…+A_N*D_N的点积结果，或饱和。R₃可包括等于A₀*E₀+A₁*E₁+A₂*E₂+…+A_N*E_N的点积结果，或饱和。

相反，如果尺寸是M/2，则方法前进到框917B，在那里存储具有结果数据元素R₀-R₃的结果打包数据。R₀可包括等于A₀*B₀+A₁*B₁+A₂*B₂+…+A_N*B_N的点积结果，或饱和。R₁可包括等于A₀*C₀+A₁*C₁+A₂*C₂+…+A_N*C_N的点积结果，或饱和。

或者，如果尺寸是M，则方法前进到框917AC，在那里存储标量结果R(虽然可能在打包数据寄存器或存储器位置)。R可包括等于A₀*B₀+A₁*B₁+A₂*B₂+…+A_N*B_N的点积结果，或饱和。

在一些实施例中，点积指令可任选地为经掩码的点积指令。经掩码的点积指令可指定或以其它方式指示打包数据操作掩码。在一些实施例中，处理器可包括将存储打包数据操作掩码的掩码寄存器集合(例如，在图1中的掩码寄存器106和/或在图11中的掩码寄存器1106)。打包数据操作掩码在本文中还可被简单地称为掩码。

每个掩码可表示断言操作数或条件控制操作数，它们可对是否执行与指令相关联的点积操作和/或是否存储点积操作的结果进行掩码、断言或条件控制。在一些实施例中，每个掩码可操作用于按数据元素粒度对点积操作进行掩码。每个掩码可允许用于不同结果数据元素的点积操作被与其它结果数据元素分开地和/或相独立地断言或有条件控制。

掩码可各自包括多个掩码元素、断言元素、条件控制元素或标志。可与结果数据元素一对一对应地包括元素或标志(例如，如果有二个结果数据元素则可以有二个元素或标志，或者如果有四个结果数据元素则可以有四个元素或标志)。每个元素或标志可操作用于对单独的打包数据操作和/或在相应结果数据元素中点积的存储进行掩码。通常，每个元素或标志可以是单个位。单个位可允许指定两个不同可能性(例如，执行操作对不执行操作，存储操作的结果对不存储操作的结果等)中的任一个。替代地，如果需要在多于两个的不同选项中进行选择，则可对每个标志或元素使用两个或更多个位。

掩码的每个位的二进制值可断言或控制是否执行与经掩码的点积指令相关联的点积操作和/或是否存储点积操作的结果。每一位可被置位(即，具有二进制值1)或者被清零(即，具有二进制值0)。根据一个可能的协定，每个位被分别置位(即，1)或清零(即，0)，以允许或不允许将在由经掩码的点积指令指示的第一和第二源打包数据的数据元素上执行的点积操作的结果存储在相应结果数据元素中。相反的协定也是可能的，其中位被清零(即，0)以允许存储结果，或被置位(即，1)以不允许存储结果。

当对于给定的结果数据元素，点积操作的结果不被存储(例如，相应的掩码位被清零或为零)时，可将另一个值存储在给定的结果数据元素中。在一些实施例中，可执行合并-掩码。在合并-掩码中，当点积操作被掩码掉(maskedout)时，可将来自源打包数据的相应数据元素的值存储在相应结果数据元素中。例如，如果源将被重新用作目的地，则如果掩码位是零，相应的目的地数据元素可保留其在充当源时具有的最初值(即，不利用计算结果更新)。在其它实施例中，可执行归零-掩码。在归零-掩码中，当点积操作被掩码掉(maskedout)时，相应的结果数据元素可被归零，或可将零值存储在相应的结果数据元素中。或者，在其他实施例中，可将其它预定的值存储在被掩码掉的结果数据元素中。

在一些实施例中，可任选地对第一和第二源打包数据的所有相应数据元素对执行点积操作，而不管掩码的相应位如何，但可取决于掩码的相应位而将结果存储或不存储在结果打包数据中。或者，在另一实施例中，如果掩码的相应位指定不将操作的结果存储在打包数据结果中，则点积操作可被任选地省去(即，不执行)。在一些实施例中，可任选地，对被掩码掉元素上的打包数据操作可抑制异常或冲突，或者被掩码掉元素上的打包数据操作可不引起异常或冲突。在一些实施例中，对于具有存储器操作数的经掩码的点积指令，可任选地针对掩码掉数据元素抑制存储器错误。

图10是点积指令1003的指令格式的实施例的框图，该点积指令1003具有任选的掩码说明符1030和任选的掩码操作类型说明符1031。图10的指令格式与图8的指令格式有一些类似性。为了避免使说明晦涩，以下讨论将着重讨论图10的实施例的不同或附加特征，而不重复所有的相似点。将理解，除另外阐述或因其他原因显而易见，否则针对图8描述的属性和变化也适用于图10。

指令格式包括操作代码或操作码1020、第一源打包数据说明符1021、第二源打包数据说明符1022、结果打包数据说明符1023和任选的尺寸说明符1024。指令格式还包括任选的掩码说明符1030和任选的掩码操作类型说明符1031。掩码说明符1030可指定掩码(例如，指定掩码寄存器的地址)。在一个特定的示例实施例中，掩码说明符可具有用于标识八个不同的掩码寄存器中的任一个的3位，然而这部是必须的。掩码操作类型说明符1031可指定要执行的掩码的类型。在一些实施例中，掩码操作类型说明符可指定是执行合并掩码还是归零掩码。例如，掩码操作类型说明符可以是单个位，该单个位可具有用于指定将执行合并掩码的第一二进制值或用于指定将执行归零掩码的第二二进制值。

图11是一组合适的打包数据操作掩码寄存器1106的示例实施例的框图。打包数据操作掩码寄存器中的每一个可用于存储打包数据操作掩码。在所例示的实施例中，该组包括标示为K0至k7的八个掩码寄存器。替代的实施例可包括比八个更少(例如，两个、四个、六个等)或比八个更多(例如，十六个、二十个、三十二个等)的掩码寄存器。作为示例，经掩码的点积指令可使用三个位(例如，3位的字段)来编码或指定八个掩码寄存器k0至k7中的任一个。在替代实施例中，在有更少或更多掩码寄存器时，可分别使用更少或更多位。在所例示的实施例中，掩码寄存器中的每一个为64位。在替代实施例中，掩码寄存器的宽度可以比64位更宽(例如，80位，128位等)或比64位更窄(例如，8位、16位、32位等)。

图12是一组合适的打包数据寄存器1205的示例实施例的框图。所示打包数据寄存器包括三十二个512位打包数据或向量寄存器。这三十二个512位寄存器被标记为ZMM0至ZMM31。在所示实施例中，这些寄存器中的较低十六个的较低阶256位(即，ZMM0-ZMM15)被混叠或者覆盖在相应256位打包数据或向量寄存器(标记为YMM0-YMM15)上，但是这不是必需的。同样，在所示实施例中，YMM0-YMM15的较低阶128位被混叠或者覆盖在相应128位打包数据或向量寄存器(标记为XMM0-XMM1)上，但是这也不是必需的。512位寄存器ZMM0至ZMM31可操作用于保持512位打包数据、256位打包数据或者128位打包数据。256位寄存器YMM0-YMM15可操作用于保持256位打包数据或者128位打包数据。128位寄存器XMM0-XMM1可操作用于保持128位打包数据。每一寄存器可用于存储打包浮点数据或打包整数数据。支持不同数据元素尺寸，包括至少8位字节数据、16位字数据、32位双字或单精度浮点数据、以及64位四字或双精度浮点数据。打包数据寄存器的替代实施例可包括不同数量的寄存器、不同尺寸的寄存器，并且可以或者可以不将较大寄存器混叠(alias)在较小寄存器上。

图13是包括存储有一个或多个点积指令1303的机器可读的存储介质1336的制品(例如，计算机程序产品)1335的框图。在一些实施例中，机器可读存储介质可为有形的和/或非瞬态的机器可读存储介质。在各示例实施例中，机器可读存储介质可包括软盘、光盘、CD-ROM、磁盘、磁光盘、只读存储器(ROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、随机存取存储器(RAM)、静态RAM(SRAM)、动态RAM(DRAM)、闪存、相变存储器、半导体存储器、其它类型的存储器或它们的组合。在一些实施例中，介质可包括一个或多个固态数据存储材料，例如半导体数据存储材料、相变数据存储材料、磁性数据存储材料、光学透明固体数据存储材料等等。

每个点积指令指定或以其它方式指示包括至少四个数据元素A₀,A₁,A₂,A₃的第一源打包数据、包括至少八个数据元素B₀,B₁,B₂,B₃,C₀,C₁,C₂,C₃的第二源打包数据以及目的地存储位置。每个点积指令如果由机器执行，则可以操作用于使机器将打包数据结果存储在由该指令指示的目的地存储位置中。结果打包数据包括至少第一数据元素和第二数据元素，第一数据元素包括A₀*B₀+A₁*B₁+A₂*B₂+A₃*B₃，而第二数据元素包括A₀*C₀+A₁*C₁+A₂*C₂+A₃*C₃。任意在本文中公开的点积指令和相关联的打包数据结果是适当的。

不同类型的机器的示例包括但不限于处理器(例如，通用处理器和专用处理器)、指令处理装置、以及具有一个或多个处理器或指令处理装置的各种电子设备。这种电子设备的几个代表示例包括但不限于计算机系统、台式机、膝上型计算机、笔记本、服务器、网络路由器、网络交换机、机顶盒、蜂窝电话、视频游戏控制器等。

本文公开的点积指令的某些实施例尤其用于加速解块滤波计算，例如用于H.264/MPEG-4部分10或AVC(高级视频编码)。AVC是用于视频压缩的标准，且是目前用于记录、压缩和分配视频(例如高清视频)的常用格式。AVC使用解块滤波来帮助增加编码效率并改进解码视频的质量。在像素组(例如，含有4或8个像素的组)上执行解块滤波。这些像素组具有所谓的边缘(例如，水平和垂直边缘)。当执行用于像素组或块的解块滤波时，垂直边缘被滤波且水平边缘被滤波。解块滤波器的实现是计算密集的且通常消耗大量处理资源。具体地，通常的垂直滤波边缘往往是计算密集的。

图14A是示出由垂直边缘1441分离的两个相邻的十六乘十六像素宏块1440的框图。每个宏块包括排列成四行和四列的十六个像素。通常，为了实现在解块滤波中的垂直边缘滤波，首先转置行和列，然后在经转置的数据上执行解块计算，然后将解块计算的结果转置回来。这种转置/重排操作往往是计算密集的。

图14B是示出用于可响应于点积指令的示例实施例执行的垂直边缘解块滤波的点积操作1415的示例实施例的框图。点积指令指定或以其它方式指示具有至少四个像素p₁,p₀,q₀,q₁的第一源打包数据1410。作为示例，四个像素可在图14A的相邻16x16像素宏块的给定行内，且可横跨垂直边缘。点积指令还可指定或以其它方式指示具有至少十六个解块滤波系数a₀-a₃,b₀-b₃,c₀-c₃和d₀-d₃的第二源打包数据1411。

响应于点积指令，生成结果打包数据1412，并将其存储。在图示中，结果打包数据被分成第一部分1412A和第二部分1412B，然而应理解结果打包数据可驻留在单个寄存器的连续位中。结果打包数据包括各自包括点积结果的至少四个数据元素。如所示，在一些实施例中，第一最低阶的数据元素q₁可包括等于q₁*d₃+q₀*d₂+p₀*d₁+p₁*d₀的点积结果，或饱和。第二数据元素q₀可包括等于q₁*c₃+q₀*c₂+p₀*c₁+p₁*c₀的点积结果，或饱和。第三数据元素p₀可包括等于q₁*b₃+q₀*b₂+p₀*b₁+p₁*b₀的点积结果，或饱和。第四数据元素p₁可包括等于q₁*a₃+q₀*a₂+p₀*a₁+p₁*a₀的点积结果，或饱和。

有利地，点积操作/指令允许在单个点积指令/操作中计算多个解块滤波像素值(例如，四个值p₁,p₀,q₀,和q₁)。此外，不需要在解块滤波计算之前或之后转置数据。这可有助于有效减少垂直解块滤波计算的计算负担。将意识到，这仅仅是一个说明性实施例，且在一些实施例中，点积指令可一次处理四个以上的像素(例如，至八个、至少十六个等等)。

指令集包括一个或多个指令格式。给定指令格式定义多个字段(位的数量、位的位置等)以指定将要被执行的操作(操作码)以及该操作将要执行的操作数等等。通过定义指令模板(或子格式)，一些指令格式被进一步分解。例如，可将给定指令格式的指令模板定义成具有该指令格式的字段的不同子集(所包括的字段通常是相同顺序，但至少一些由于包括更少的字段而具有不同的位位置)和/或定义成对给定字段的解释不同。因此，利用给定指令格式(而且如果定义，则按照该指令格式的指令模板中的给定一个模板)来表达ISA的每个指令，并且ISA的每个指令包括用于指定其操作和操作数的字段。例如，示例性的ADD(加法)指令具有特定的操作码和指令格式，该指令格式包括用于指定该操作码的操作码字段和用于选择操作数(源1/目的地和源2)的操作数字段；并且该ADD指令在指令流中的出现将具有在操作数字段中的特定内容，该特定内容选择特定操作数。已经发布和/或公布了涉及高级矢量扩展(AVX)(AVX1和AVX2)且使用矢量扩展(VEX)编码方案的SIMD扩展集(例如，参见2011年10月的64和IA-32架构软件开发手册，并且参见2011年6月的高级矢量扩展编程参考)。

示例性指令格式

本文中所描述的指令的实施例可以不同的格式体现。另外，在下文中详述示例性系统、架构、以及流水线。指令的实施例可在这些系统、架构、以及流水线上执行，但是不限于详述的系统、架构、以及流水线。

通用向量友好指令格式

向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量运算两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量运算。

图15A-15B是示出根据本发明的实施例的通用向量友好指令格式及其指令模板的框图。图15A是示出根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框图；而图15B是示出根据本发明的实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式1500定义A类和B类指令模板，两者包括无存储器访问1505的指令模板和存储器访问1520的指令模板。在向量友好指令格式的上下文中的术语“通用”指不束缚于任何专用指令集的指令格式。

尽管将描述其中向量友好指令格式支持以下情况的本发明的实施例，即64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16双字尺寸的元素或者替代地8四字尺寸的元素组成)、64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)、32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)、以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)，但是替代实施例可支持更大、更小、和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。

图15A中的A类指令模板包括：1)在无存储器访问1505的指令模板内，示出无存储器访问的完全舍入控制型操作1510的指令模板、以及无存储器访问的数据变换型操作1515的指令模板；以及2)在存储器访问1520的指令模板内，示出存储器访问的时效性1525的指令模板和存储器访问的非时效性1530的指令模板。图15B中的B类指令模板包括：1)在无存储器访问1505的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作1512的指令模板以及无存储器访问的写掩码控制的vsize型操作1517的指令模板；以及2)在存储器访问1520的指令模板内，示出存储器访问的写掩码控制1527的指令模板。

通用向量友好指令格式1500包括以下列出的按照在图15A-15B中示出的顺序的如下字段。

格式字段1540－该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。

基础操作字段1542－其内容区分不同的基础操作。

寄存器索引字段1544-其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x512、16x128、32x1024、64x1024)个寄存器组选择N个寄存器。尽管在一个实施例中N可高达三个源和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持高达两个源，其中这些源中的一个源还用作目的地，可支持高达三个源，其中这些源中的一个源还用作目的地，可支持高达两个源和一个目的地)。

修饰符(modifier)字段1546－其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问1505的指令模板与存储器访问1520的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和/或目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。

扩充操作字段1550－其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本发明的一个实施例中，该字段被分成类字段1568、α字段1552、以及β字段1554。扩充操作字段1550允许在单一指令而非2、3或4个指令中执行多组共同的操作。

比例字段1560－其内容允许用于存储器地址生成(例如，用于使用2^比例*索引+基址的地址生成)的索引字段的内容的按比例缩放。

位移字段1562A－其内容用作存储器地址生成的一部分(例如，用于使用2^比例*索引+基址+位移的地址生成)。

位移因数字段1562B(注意，位移字段1562A直接在位移因数字段1562B上的并置指示使用一个或另一个)－其内容用作地址生成的一部分，它指定通过存储器访问的尺寸(N)按比例缩放的位移因数，其中N是存储器访问中的字节数量(例如，用于使用2^比例*索引+基址+按比例缩放的位移的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段1574(稍后在本文中描述)和数据操纵字段1554C确定。位移字段1562A和位移因数字段1562B可以不用于无存储器访问1505的指令模板和/或不同的实施例可实现两者中的仅一个或不实现两者中的任一个，在这个意义上位移字段1562A和位移因数字段1562B是任选的。

数据元素宽度字段1564－其内容区分使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令，在其他实施例中只用于一些指令)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上该字段是任选的。

写掩码字段1570－其内容在每一数据元素位置的基础上控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩码操作，而B类指令模板支持合并写掩码操作和归零写掩码操作两者。当合并时，向量掩码允许在执行任何操作期间保护目的地中的任何元素集免于更新(由基础操作和扩充操作指定)；在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行任何操作期间使目的地中的任何元素集归零(由基础操作和扩充操作指定)；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制执行的操作的向量长度的能力(即，从第一个到最后一个要修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段1570允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段1570的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此写掩码字段1570的内容间接地标识了要执行的掩码操作)的本发明的实施例，但是替代实施例相反或另外允许掩码写字段1570的内容直接地指定要执行的掩码操作。

立即数字段1572－其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上该字段是任选的。

类字段1568－其内容在不同类的指令之间进行区分。参考图15A-B，该字段的内容在A类和B类指令之间进行选择。在图15A-B中，圆角方形用于指示专用值存在于字段中(例如，在图15A-B中分别用于类字段1568的A类1568A和B类1568B)。

A类指令模板

在A类非存储器访问1505的指令模板的情况下，α字段1552被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作1510和无存储器访问的数据变换型操作1515的指令模板分别指定舍入1552A.1和数据变换1552A.2)的RS字段1552A，而β字段1554区分要执行指定类型的操作中的哪一种。在无存储器访问1505指令模板中，比例字段1560、位移字段1562A以及位移比例字段1562B不存在。

无存储器访问的指令模板－完全舍入控制型操作

在无存储器访问的完全舍入控制型操作1510的指令模板中，β字段1554被解释为其内容提供静态舍入的舍入控制字段1554A。尽管在本发明的所述实施例中舍入控制字段1554A包括抑制所有浮点异常(SAE)字段1556和舍入操作控制字段1558，但是替代实施例可支持、可将这些概念两者都编码成相同的字段或者仅具有这些概念/字段中的一个或另一个(例如，可仅有舍入操作控制字段1558)。

SAE字段1556－其内容区分是否停用异常事件报告；当SAE字段1556的内容指示启用抑制时，给定指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理程序。

舍入操作控制字段1558－其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段1558允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段1550的内容优先于该寄存器值。

无存储器访问的指令模板－数据变换型操作

在无存储器访问的数据变换型操作1515的指令模板中，β字段1554被解释为数据变换字段1554B，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。

在A类存储器访问1520的指令模板的情况下，α字段1552被解释为驱逐提示字段1552B，其内容区分要使用驱逐提示中的哪一个(在图15A中，对于存储器访问时效性1525的指令模板和存储器访问非时效性1530的指令模板分别指定时效性的1552B.1和非时效性的1552B.2)，而β字段1554被解释为数据操纵字段1554C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换、以及目的地的向下转换)。存储器访问1520的指令模板包括比例字段1560、以及任选的位移字段1562A或位移比例字段1562B。

向量存储器指令使用转换支持来执行来自存储器的向量加载并将向量存储到存储器。如同寻常的向量指令，向量存储器指令以数据元素式的方式与存储器来回传输数据，其中实际传输的元素由选为写掩码的向量掩码的内容规定。

存储器访问的指令模板－时效性的

时效性的数据是可能足够快地重新使用以从高速缓存受益的数据。然而，这是提示，且不同的处理器可以不同的方式实现它，包括完全忽略该提示。

存储器访问的指令模板－非时效性的

非时效性的数据是不可能足够快地重新使用以从第一级高速缓存中的高速缓存受益且应当被给予驱逐优先级的数据。然而，这是提示，且不同的处理器可以不同的方式实现它，包括完全忽略该提示。

B类指令模板

在B类指令模板的情况下，α字段1552被解释为写掩码控制(Z)字段1552C，其内容区分由写掩码字段1570控制的写掩码操作应当是合并还是归零。

在B类非存储器访问1505的指令模板的情况下，β字段1554的一部分被解释为RL字段1557A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制部分舍入控制类型操作1512的指令模板和无存储器访问的写掩码控制VSIZE型操作1517的指令模板分别指定舍入1557A.1和向量长度(VSIZE)1557A.2)，而β字段1554的其余部分区分要执行指定类型的操作中的哪一种。在无存储器访问1505指令模板中，比例字段1560、位移字段1562A以及位移比例字段1562B不存在。

在无存储器访问的写掩码控制的部分舍入控制型操作1510的指令模板中，β字段1554的其余部分被解释为舍入操作字段1559A，并且停用异常事件报告(给定指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理程序)。

舍入操作控制字段1559A－正如舍入操作控制字段1558，其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段1559A允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段1550的内容优先于该寄存器值。

在无存储器访问的写掩码控制VSIZE型操作1517的指令模板中，β字段1554的其余部分被解释为向量长度字段1559B，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节、或512字节)。

在B类存储器访问1520的指令模板的情况下，β字段1554的一部分被解释为广播字段1557B，其内容区分是否要执行广播型数据操纵操作，而β字段1554的其余部分被解释为向量长度字段1559B。存储器访问1520的指令模板包括比例字段1560、以及任选的位移字段1562A或位移比例字段1562B。

针对通用向量友好指令格式1500，示出完整操作码字段1574包括格式字段1540、基础操作字段1542以及数据元素宽度字段1564。尽管示出了其中完整操作码字段1574包括所有这些字段的一个实施例，但是在不支持所有这些字段的实施例中，完整操作码字段1574包括少于所有的这些字段。完整操作码字段1574提供操作码(opcode)。

扩充操作字段1550、数据元素宽度字段1564以及写掩码字段1570允许在每一指令的基础上以通用向量友好指令格式指定这些特征。

写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。

在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本发明的一些实施例中，不同处理器或者处理器内的不同核可支持仅A类、仅B类、或者可支持两类。举例而言，旨在用于通用计算的高性能通用无序核可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且旨在用于两者的核可支持两者(当然，具有来自两类的模板和指令的一些混合、但是并非来自两类的所有模板和指令的核在本发明的范围内)。同样，单一处理器可包括多个核，所有核支持相同的类或者其中不同的核支持不同的类。举例而言，在具有单独的图形和通用核的处理器中，图形核中的旨在主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持B类的无序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或无序核。当然，在本发明的不同实施例中，来自一类的特征也可在其他类中实现。可使以高级语言撰写的程序成为(例如，及时编译或者统计编译)各种不同的可执行形式，包括：1)仅具有用于执行的目标处理器支持的类的指令的形式；或者2)具有使用所有类的指令的不同组合而编写的替代例程且具有选择这些例程以基于由当前正在执行代码的处理器支持的指令而执行的控制流代码的形式。

示例性专用向量友好指令格式

图16是示出根据本发明的实施例的示例性专用向量友好指令格式的框图。图16示出专用向量友好指令格式1600，其指定位置、尺寸、解释和字段的次序、以及那些字段中的一些字段的值，在这个意义上向量友好指令格式1600是专用的。专用向量友好指令格式1600可用于扩展x86指令集，并且由此一些字段类似于在现有x86指令集及其扩展(例如，AVX)中使用的那些字段或与之相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段、以及立即数字段一致。示出来自图15的字段，来自图16的字段映射到来自图15的字段。

应当理解，虽然出于说明的目的在通用向量友好指令格式1500的上下文中参考专用向量友好指令格式1600描述了本发明的实施例，但是本发明不限于专用向量友好指令格式1600，除非另有声明。例如，通用向量友好指令格式1500构想各种字段的各种可能的尺寸，而专用向量友好指令格式1600被示为具有特定尺寸的字段。作为具体示例，尽管在专用向量友好指令格式1600中数据元素宽度字段1564被示为一位字段，但是本发明不限于此(即，通用向量友好指令格式1500构想数据元素宽度字段1564的其他尺寸)。

通用向量友好指令格式1500包括以下列出的按照图16A中示出的顺序的如下字段。

EVEX前缀(字节0-3)1602－以四字节形式进行编码。

格式字段1540(EVEX字节0，位[7:0])－第一字节(EVEX字节0)是格式字段1540，并且它包含0x62(在本发明的一个实施例中用于区分向量友好指令格式的唯一值)。

第二－第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。

REX字段1605(EVEX字节1，位[7-5])－由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(1557BEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应VEX位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx、以及bbb)进行编码，由此可通过增加EVEX.R、EVEX.X以及EVEX.B来形成Rrrr、Xxxx以及Bbbb。

REX’字段1510－这是REX’字段1510的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在本发明的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与实操作码字节是62的BOUND指令进行区分，但是在MOD R/M字段(在下文中描述)中不接受MOD字段中的值11；本发明的替代实施例不以反转的格式存储该指示的位以及其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R、以及来自其他字段的其他RRR来形成R’Rrrr。

操作码映射字段1615(EVEX字节1，位[3:0]–mmmm)–其内容对隐含的前导操作码字节(0F、0F 38、或0F 3)进行编码。

数据元素宽度字段1564(EVEX字节2，位[7]–W)－由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。

EVEX.vvvv 1620(EVEX字节2，位[6:3]-vvvv)－EVEX.vvvv的作用可包括如下：1)EVEX.vvvv编码第一源寄存器操作数且对具有两个或两个以上源操作数的指令有效，第一源寄存器操作数以反转(1补码)的形式被指定；2)EVEX.vvvv编码目的地寄存器操作数，目的地寄存器操作数针对特定向量位移以1补码的形式被指定；或者3)EVEX.vvvv不编码任何操作数，保留该字段，并且应当包含1111b。由此，EVEX.vvvv字段1620对以反转(1补码)的形式存储的第一源寄存器说明符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将说明符尺寸扩展到32个寄存器。

EVEX.U 1568类字段(EVEX字节2，位[2]-U)－如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。

前缀编码字段1625(EVEX字节2，位[1:0]-pp)－提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀只需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD前缀编码成SIMD前缀编码字段；并且在运行时在提供给解码器的PLA之前被扩展成传统SIMD前缀(因此PLA可执行传统和EVEX格式的这些传统指令，而无需修改)。虽然较新的指令可将EVEX前缀编码字段的内容直接作为操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定不同的含义。替代实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。

α字段1552(EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N；也以α示出)－如先前所述，该字段是针对上下文的。

β字段1554(EVEX字节3，位[6:4]-SSS，也称为EVEX.s_2-0、EVEX.r_2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB；也以βββ示出)－如先前所述，该字段是针对上下文的。

REX’字段1510－这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。

写掩码字段1570(EVEX字节3，位[2:0]-kkk)－其内容指定写掩码寄存器中的寄存器索引，如先前所述。在本发明的一个实施例中，特定值EVEX.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为(这可以各种方式实现，包括使用硬连线到所有的写掩码或者旁路掩码硬件的硬件来实现)。

实操作码字段1630(字节4)还被称为操作码字节。操作码的一部分在该字段中被指定。

MOD R/M字段1640(字节5)包括MOD字段1642、Reg字段1644、以及R/M字段1646。如先前所述的，MOD字段1642的内容将存储器访问和非存储器访问操作区分开。Reg字段1644的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展且不用于对任何指令操作数进行编码。R/M字段1646的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。

比例、索引、基址(SIB)字节(字节6)－如先前所述的，比例字段1550的内容用于存储器地址生成。SIB.xxx 1654和SIB.bbb 1656－先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。

位移字段1562A(字节7-10)－当MOD字段1642包含10时，字节7-10是位移字段1562A，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。

位移因数字段1562B(字节7)－当MOD字段1642包含01时，字节7是位移因数字段1562B。该字段的位置与传统x86指令集8位位移(disp8)的位置相同，它以字节粒度工作。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移量之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段1562B是disp8的重新解释；当使用位移因数字段1562B时，通过将位移因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。这种压缩位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移量的冗余低阶位不需要被编码。换句话说，位移因数字段1562B替代传统x86指令集8位位移。由此，位移因数字段1562B以与x86指令集8位位移相同的方式(因此在ModRM/SIB编码规则中没有变化)进行编码，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规则或编码长度中没有变化，而仅在通过硬件对位移值的解释中有变化(这需要按存储器操作数的尺寸按比例缩放位移量以获得字节式地址偏移量)。

立即数字段1572如先前所述地操作。

完整操作码字段

图16B是示出根据本发明的实施例的构成完整操作码字段1574的具有专用向量友好指令格式1600的字段的框图。具体地，完整操作码字段1574包括格式字段1540、基础操作字段1542、以及数据元素宽度(W)字段1564。基础操作字段1542包括前缀编码字段1625、操作码映射字段1615以及实操作码字段1630。

寄存器索引字段

图16C是示出根据本发明的一个实施例的构成寄存器索引字段1544的具有专用向量友好指令格式1600的字段的框图。具体地，寄存器索引字段1544包括REX字段1605、REX’字段1610、MODR/M.reg字段1644、MODR/M.r/m字段1646、VVVV字段1620、xxx字段1654以及bbb字段1656。

扩充操作字段

图16D是示出根据本发明的一个实施例的构成扩充操作字段1550的具有专用向量友好指令格式1600的字段的框图。当类(U)字段1568包含0时，它表明EVEX.U0(A类1568A)；当它包含1时，它表明EVEX.U1(B类1568B)。当U＝0且MOD字段1642包含11(表明无存储器访问操作)时，α字段1552(EVEX字节3，位[7]–EH)被解释为rs字段1552A。当rs字段1552A包含1(舍入1552A.1)时，β字段1554(EVEX字节3，位[6:4]–SSS)被解释为舍入控制字段1554A。舍入控制字段1554A包括一位SAE字段1556和两位舍入操作字段1558。当rs字段1552A包含0(数据变换1552A.2)时，β字段1554(EVEX字节3，位[6:4]–SSS)被解释为三位数据变换字段1554B。当U＝0且MOD字段1642包含00、01或10(表明存储器访问操作)时，α字段1552(EVEX字节3，位[7]–EH)被解释为驱逐提示(EH)字段1552B且β字段1554(EVEX字节3，位[6:4]–SSS)被解释为三位数据操纵字段1554C。

当U＝1时，α字段1552(EVEX字节3，位[7]–EH)被解释为写掩码控制(Z)字段1552C。当U＝1且MOD字段1642包含11(表明无存储器访问操作)时，β字段1554的一部分(EVEX字节3，位[4]–S₀)被解释为RL字段1557A；当它包含1(舍入1557A.1)时，β字段1554的其余部分(EVEX字节3，位[6-5]–S_2-1)被解释为舍入操作字段1559A，而当RL字段1557A包含0(VSIZE 1557.A2)时，β字段1554的其余部分(EVEX字节3，位[6-5]-S_2-1)被解释为向量长度字段1559B(EVEX字节3，位[6-5]–L_1-0)。当U＝1且MOD字段1642包含00、01或10(表明存储器访问操作)时，β字段1554(EVEX字节3，位[6:4]–SSS)被解释为向量长度字段1559B(EVEX字节3，位[6-5]–L_1-0)和广播字段1557B(EVEX字节3，位[4]–B)。

示例性寄存器架构

图17是根据本发明的一个实施例的寄存器架构1700的框图。在所示出的实施例中，有32个512位宽的向量寄存器1710；这些寄存器被引用为zmm0到zmm31。较低的16zmm寄存器的较低阶256个位覆盖在寄存器ymm0-16上。较低的16zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式1600对这些覆盖的寄存器组操作，如在以下表格中所示的。

换句话说，向量长度字段1559B在最大长度与一个或多个其他较短长度之间进行选择，其中每一这种较短长度是前一长度的一半，并且不具有向量长度字段1559B的指令模板在最大向量长度上操作。此外，在一个实施例中，专用向量友好指令格式1600的B类指令模板对打包或标量单/双精度浮点数据以及打包或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于本实施例，较高阶数据元素位置保持与在指令之前相同或者归零。

写掩码寄存器1715－在所示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的尺寸是64位。在替代实施例中，写掩码寄存器1715的尺寸是16位。如先前所述的，在本发明的一个实施例中，向量掩码寄存器k0无法用作写掩码；当正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地停用该指令的写掩码操作。

通用寄存器1725——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用来寻址存储器操作数。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。

标量浮点堆栈寄存器组(x87堆栈)1745，在其上面重叠了MMX打包整数平坦寄存器组1750——在所示出的实施例中，x87堆栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点运算的八元素堆栈；而使用MMX寄存器来对64位打包整数数据执行操作，以及为在MMX和XMM寄存器之间执行的一些操作保存操作数。

本发明的替代实施例可以使用较宽的或较窄的寄存器。另外，本发明的替代实施例可以使用更多、更少或不同的寄存器组和寄存器。

示例性核架构、处理器和计算机架构

处理器核可以用出于不同目的的不同方式在不同的处理器中实现。例如，这样的核的实现可以包括：1)旨在用于通用计算的通用有序核；2)预期用于通用计算的高性能通用无序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用无序核的CPU；以及2)包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核的协处理器。这样的不同处理器导致不同的计算机系统架构，其可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，这样的协处理器有时被称为诸如集成图形和/或科学(吞吐量)逻辑等专用逻辑，或被称为专用核)；以及4)可以将所描述的CPU(有时被称为应用核或应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上的芯片上系统。接着描述示例性核架构，随后描述示例性处理器和计算机架构。

示例性核架构

有序和无序核框图

图18A是示出根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命名的无序发布/执行流水线的框图。图18B是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的无序发布/执行架构核的框图。图18A-B中的实线框示出了有序流水线和有序核，而可选增加的虚线框示出了寄存器重命名的、无序发布/执行流水线和核。给定有序方面是无序方面的子集的情况下，将描述无序方面。

在图18A中，处理器流水线1800包括取出级1802、长度解码级1804、解码级1806、分配级1808、重命名级1810、调度(也称为分派或发布)级1812、寄存器读取/存储器读取级1814、执行级1816、写回/存储器写入级1818、异常处理级1822和提交级1824。

图18B示出了包括耦合到执行引擎单元1850的前端单元1830的处理器核1890，且执行引擎单元和前端单元两者都耦合到存储器单元1870。核1890可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核或混合或替代核类型。作为又一选项，核1890可以是专用核，诸如例如网络或通信核、压缩引擎、协处理器核、通用计算图形处理器单元(GPGPU)核、或图形核等等。

前端单元1830包括耦合到指令高速缓存单元1834的分支预测单元1832，该指令高速缓存单元耦合到指令转换后备缓冲器(TLB)1836，该指令转换后备缓冲器耦合到指令取出单元1838，指令取出单元耦合到解码单元1840。解码单元1840(或解码器)可解码指令，并生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元1840可使用各种不同的机制来实现。合适的机制的示例包括但不限于查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核1890包括(例如，在解码单元1840中或否则在前端单元1830内的)用于存储某些宏指令的微代码的微代码ROM或其他介质。解码单元1840耦合至执行引擎单元1850中的重命名/分配器单元1852。

执行引擎单元1850包括重命名/分配器单元1852，该重命名/分配器单元1852耦合至引退单元1854和一个或多个调度器单元1856的集合。调度器单元1856表示任何数目的不同调度器，包括预留站、中央指令窗等。调度器单元1856耦合到物理寄存器组单元1858。每个物理寄存器组单元1858表示一个或多个物理寄存器组，其中不同的物理寄存器组存储一种或多种不同的数据类型，诸如标量整数、标量浮点、打包整数、打包浮点、向量整数、向量浮点、状态(例如，作为要执行的下一指令的地址的指令指针)等。在一个实施例中，物理寄存器组单元1858包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器、和通用寄存器。物理寄存器组单元1858与引退单元1854重叠以示出可以用来实现寄存器重命名和无序执行的各种方式(例如，使用重新排序缓冲器和引退寄存器组；使用将来的文件、历史缓冲器和引退寄存器组；使用寄存器映射和寄存器池等等)。引退单元1854和物理寄存器组单元1858耦合到执行群集1860。执行群集1860包括一个或多个执行单元1862的集合和一个或多个存储器访问单元1864的集合。执行单元1862可以对各种类型的数据(例如，标量浮点、打包整数、打包浮点、向量整型、向量浮点)执行各种操作(例如，移位、加法、减法、乘法)。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但其他实施例可包括全部执行所有功能的仅一个执行单元或多个执行单元。调度器单元1856、物理寄存器组单元1858和执行群集1860被示为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整型流水线、标量浮点/打包整型/打包浮点/向量整型/向量浮点流水线，和/或各自具有其自己的调度器单元、物理寄存器组单元和/或执行群集的存储器访问流水线——以及在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行群集具有存储器访问单元1864的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以为无序发布/执行，并且其余流水线可以为有序发布/执行。

存储器访问单元1864的集合耦合到存储器单元1870，该存储器单元包括耦合到数据高速缓存单元1872的数据TLB单元1874，其中数据高速缓存单元耦合到二级(L2)高速缓存单元1876。在一个示例性实施例中，存储器访问单元1864可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合至存储器单元1870中的数据TLB单元1872。指令高速缓存单元1834还耦合到存储器单元1870中的第二级(L2)高速缓存单元1876。L2高速缓存单元1876耦合到一个或多个其他级的高速缓存，并最终耦合到主存储器。

作为示例，示例性寄存器重命名的、无序发布/执行核架构可以如下实现流水线1800：1)指令取出1838执行取出和长度解码级1802和1804；2)解码单元1840执行解码级1806；3)重命名/分配器单元1852执行分配级1808和重命名级1810；4)调度器单元1856执行调度级1812；5)物理寄存器组单元1858和存储器单元1870执行寄存器读取/存储器读取级1814；执行群集1860执行执行级1816；6)存储器单元1870和物理寄存器组单元1858执行写回/存储器写入级1818；7)各单元可牵涉到异常处理级1822；以及8)引退单元1854和物理寄存器组单元1858执行提交级1824。

核1890可支持一个或多个指令集(例如，x86指令集(具有与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼州桑尼维尔市的ARM控股的ARM指令集(具有诸如NEON等可选附加扩展))，其中包括本文中描述的各指令。在一个实施例中，核1890包括支持打包数据指令集合扩展(例如，AVX1、AVX2)的逻辑，由此允许被许多多媒体应用使用的操作将使用打包数据来执行。

应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，此各种方式包括时分多线程化、同步多线程化(其中单个物理核为物理核正在同步多线程化的各线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后诸如用超线程化技术来同步多线程化)。

尽管在无序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所示出的处理器的实施例还包括分开的指令和数据高速缓存单元1834/1874以及共享L2高速缓存单元1876，但替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如一级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。

具体的示例性有序核架构

图19A-B示出了更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块之一(包括相同类型和/或不同类型的其他核)。根据应用，这些逻辑块通过高带宽的互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其它必要的I/O逻辑通信。

图19A是根据本发明的各实施例的单个处理器核以及它与管芯上互连网络1902的连接及其二级(L2)高速缓存的本地子集1904的框图。在一个实施例中，指令解码器1900支持具有打包数据指令集扩展的x86指令集。L1高速缓存1906允许对进入标量和向量单元中的高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元1908和向量单元1910使用分开的寄存器集合(分别为标量寄存器1912和向量寄存器1914)，并且在这些寄存器之间转移的数据被写入到存储器并随后从一级(L1)高速缓存1906读回，但是本发明的替代实施例可以使用不同的方法(例如使用单个寄存器集合或包括允许数据在这两个寄存器组之间传输而无需被写入和读回的通信路径)。

L2高速缓存的本地子集1904是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，即每个处理器核一个本地子集。每个处理器核具有到其自己的L2高速缓存1904的本地子集的直接访问路径。被处理器核读出的数据被存储在其L2高速缓存子集1904中，并且可以与其他处理器核访问其自己的本地L2高速缓存子集并行地被快速访问。被处理器核写入的数据被存储在其自己的L2高速缓存子集1904中，并在必要的情况下从其它子集清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其它逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。

图19B是根据本发明的各实施例的图19A中的处理器核的一部分的展开图。图19B包括L1高速缓存1904的L1数据高速缓存1906A部分，以及关于向量单元1910和向量寄存器1914的更多细节。具体地说，向量单元1910是16宽向量处理单元(VPU)(见16宽ALU 1928)，该单元执行整型、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元1920支持对寄存器输入的混合、通过数值转换单元1922A-B支持数值转换、并通过复制单元1924支持对存储器输入的复制。写掩码寄存器1926允许断言所得的向量写入。

具有集成存储器控制器和图形器件的处理器

图20是根据本发明的各实施例可能具有一个以上核、可能具有集成存储器控制器、以及可能具有集成图形器件的处理器2000的框图。图20中的实线框示出具有单个核2002A、系统代理2000、一个或多个总线控制器单元2010的集合的处理器2000，而虚线框的可选附加示出具有多个核2002A-N、系统代理单元2010中的一个或多个集成存储器控制器单元2014的集合以及专用逻辑2008的替代处理器2000。

因此，处理器2000的不同实现可包括：1)CPU，其中专用逻辑2008是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核2002A-N是一个或多个通用核(例如，通用的有序核、通用的无序核、这两者的组合)；2)协处理器，其中核2002A-N是旨在主要用于图形和/或科学(吞吐量)的多个专用核；以及3)协处理器，其中核2002A-N是多个通用有序核。因此，处理器2000可以是通用处理器、协处理器或专用处理器，诸如例如网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、或嵌入式处理器等。该处理器可以被实现在一个或多个芯片上。处理器2000可以是一个或多个衬底的一部分，和/或可以使用诸如例如BiCMOS、CMOS或NMOS等的多个加工技术中的任何一个技术将处理器2000实现在一个或多个衬底上。

存储器层次结构包括在各核内的一个或多个级别的高速缓存、一个或多个共享高速缓存单元2006的集合、以及耦合至集成存储器控制器单元2014的集合的外部存储器(未示出)。该共享高速缓存单元2006的集合可以包括一个或多个中间级高速缓存，诸如二级(L2)、三级(L3)、四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)、和/或其组合。尽管在一个实施例中，基于环的互连单元2012将集成图形逻辑2008、共享高速缓存单元2006的集合以及系统代理单元2010/集成存储器控制器单元2014互连，但替代实施例可使用任何数量的公知技术来将这些单元互连。在一个实施例中，可以维护一个或多个高速缓存单元2006和核2002A-N之间的一致性(coherency)。

在一些实施例中，核2002A-N中的一个或多个核能够多线程化。系统代理2010包括协调和操作核2002A-N的那些组件。系统代理单元2010可包括例如功率控制单元(PCU)和显示单元。

PCU可以是或包括用于调整核2002A-N和集成图形逻辑2008的功率状态所需的逻辑和组件。显示单元用于驱动一个或多个外部连接的显示器。

核2002A-N在架构指令集方面可以是同构的或异构的；即，这些核2002A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。

示例性计算机架构

图21-24是示例性计算机架构的框图。本领域已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含本文中所公开的处理器和/或其它执行逻辑的多个系统和电子设备一般都是合适的。

现在参考图21，所示出的是根据本发明一个实施例的系统2100的框图。系统2100可以包括一个或多个处理器2110、2115，这些处理器耦合到控制器中枢2120。在一个实施例中，控制器中枢2120包括图形存储器控制器中枢(GMCH)2190和输入/输出中枢(IOH)2150(其可以在分开的芯片上)；GMCH 2190包括存储器和图形控制器，存储器2140和协处理器2145耦合到该存储器和图形控制器；IOH 2150将输入/输出(I/O)设备2160耦合到GMCH2190。或者，存储器和图形控制器中的一个或两者可以被集成在处理器内(如本文中所描述的)，存储器2140和协处理器2145直接耦合到处理器2110以及控制器中枢2120，控制器中枢2120与IOH 2150处于单个芯片中。

附加处理器2115的任选性质用虚线表示在图21中。每一处理器2110、2115可包括本文中描述的处理核中的一个或多个，并且可以是处理器2000的某一版本。

存储器2140可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢2120经由诸如前端总线(FSB)之类的多分支总线、诸如快速通道互连(QPI)之类的点对点接口、或者类似的连接2195与处理器2110、2115进行通信。

在一个实施例中，协处理器2145是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。在一个实施例中，控制器中枢2120可以包括集成图形加速器。

在物理资源2110、2115之间可以存在包括架构、微架构、热、和功耗特征等的一系列品质度量方面的各种差异。

在一个实施例中，处理器2110执行控制一般类型的数据处理操作的指令。协处理器指令可嵌入在这些指令中。处理器2110将这些协处理器指令识别为应当由附连的协处理器2145执行的类型。因此，处理器2110在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器2145。协处理器2145接受并执行所接收的协处理器指令。

现在参考图22，所示为根据本发明的一实施例的更具体的第一示例性系统2200的框图。如图22所示，多处理器系统2200是点对点互连系统，并包括经由点对点互连2250耦合的第一处理器2270和第二处理器2280。处理器2270和2280中的每一个都可以是处理器2000的某一版本。在本发明的一个实施例中，处理器2270和2280分别是处理器2110和2115，而协处理器2238是协处理器2145。在另一实施例中，处理器2270和2280分别是处理器2110和协处理器2145。

处理器2270和2280被示为分别包括集成存储器控制器(IMC)单元2272和2282。处理器2270还包括作为其总线控制器单元的一部分的点对点(P-P)接口2276和2278；类似地，第二处理器2280包括点对点接口2286和2288。处理器2270、2280可以使用点对点(P-P)电路2278、2288经由P-P接口2250来交换信息。如图22所示，IMC 2272和2282将各处理器耦合至相应的存储器，即存储器2232和存储器2234，这些存储器可以是本地附连至相应的处理器的主存储器的部分。

处理器2270、2280可各自经由使用点对点接口电路2276、2294、2286、2298的各个P-P接口2252、2254与芯片组2290交换信息。芯片组2290可以可选地经由高性能接口2239与协处理器2238交换信息。在一个实施例中，协处理器2238是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。

共享高速缓存(未示出)可以被包括在任一处理器之内，或被包括在两个处理器外部但仍经由P-P互连与这些处理器连接，从而如果将某处理器置于低功率模式时，可将任一处理器或两个处理器的本地高速缓存信息存储在该共享高速缓存中。

芯片组2290可经由接口2296耦合至第一总线2216。在一个实施例中，第一总线2216可以是外围组件互连(PCI)总线，或诸如PCI Express总线或其它第三代I/O互连总线之类的总线，但本发明的范围并不受此限制。

如图22所示，各种I/O设备2214可以连同总线桥2218耦合到第一总线2216，总线桥将第一总线2216耦合至第二总线2220。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU的处理器、加速器(诸如例如图形加速器或数字信号处理器(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器2215耦合到第一总线2216。在一个实施例中，第二总线2220可以是低引脚计数(LPC)总线。各种设备可以被耦合至第二总线2220，在一个实施例中这些设备包括例如键盘/鼠标2222、通信设备2227以及诸如可包括指令/代码和数据2230的盘驱动器或其它大容量存储设备的存储单元2228。此外，音频I/O 2224可以被耦合至第二总线2220。注意，其它架构是可能的。例如，代替图22的点对点架构，系统可以实现多分支总线或其它这类架构。

现在参考图23，所示为根据本发明的实施例的更具体的第二示例性系统2300的框图。图22和图23中的相同部件用相同附图标记表示，并从图23中省去了图22中的某些方面，以避免使图23的其它方面变得模糊。

图23示出处理器2270、2280可分别包括集成存储器和I/O控制逻辑(“CL”)2272和2282。因此，CL 2272、2282包括集成存储器控制器单元并包括I/O控制逻辑。图23不仅示出存储器2232、2234耦合至CL 2272、2282，而且还示出I/O设备2314也耦合至控制逻辑2272、2282。传统I/O设备2315被耦合至芯片组2290。

现在参照图24，所示出的是根据本发明一个实施例的SoC 2400的框图。在图20中，相似的部件具有同样的附图标记。另外，虚线框是更先进的SoC的可选特征。在图24中，互连单元2402被耦合至：应用处理器2410，该应用处理器包括一个或多个核202A-N的集合以及共享高速缓存单元2006；系统代理单元2010；总线控制器单元2016；集成存储器控制器单元2014；一组或一个或多个协处理器2420，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元2430；直接存储器存取(DMA)单元2432；以及用于耦合至一个或多个外部显示器的显示单元2440。在一个实施例中，协处理器2420包括专用处理器，诸如例如网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器等等。

本文公开的机制的各实施例可以被实现在硬件、软件、固件或这些实现方法的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。

可将程序代码(诸如图22中示出的代码2230)应用于输入指令，以执行本文描述的各功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有诸如例如数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器之类的处理器的任何系统。

程序代码可以用高级程序化语言或面向对象的编程语言来实现，以便与处理系统通信。在需要时，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定编程语言的范围。在任一情形下，该语言可以是编译语言或解释语言。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，指令表示处理器中的各种逻辑，指令在被机器读取时使得该机器制作用于执行本文所述的技术的逻辑。被称为“IP核”的这些表示可以被存储在有形的机器可读介质上，并被提供给多个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。

这样的机器可读存储介质可以包括但不限于通过机器或设备制造或形成的物品的非瞬态的有形安排，其包括存储介质，诸如：硬盘；任何其它类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、紧致盘可重写(CD-RW)以及磁光盘；半导体器件，例如只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)之类的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其它类型的介质。

因此，本发明的各实施例还包括非瞬态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。

仿真(包括二进制变换、代码变形等)

在一些情况下，指令转换器可用来将指令从源指令集转换至目标指令集。例如，指令转换器可以变换(例如使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其它方式将指令转换成将由核来处理的一个或多个其它指令。指令转换器可以用软件、硬件、固件、或其组合实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。

图25是根据本发明的各实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所示的实施例中，指令转换器是软件指令转换器，但作为替代，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图25示出可以使用x86编译器2504来编译利用高级语言2502的程序，以生成可以由具有至少一个x86指令集核的处理器2516原生执行的x86二进制代码2506。具有至少一个x86指令集核的处理器2516表示任何处理器，这些处理器能通过兼容地执行或以其他方式处理以下内容来执行与具有至少一个x86指令集核的英特尔处理器基本相同的功能：1)英特尔x86指令集核的指令集的本质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行的应用或其它程序的目标代码版本，以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果。x86编译器2504表示用于生成x86二进制代码2506(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器2516上执行。类似地，图25示出可以使用替代的指令集编译器2508来编译利用高级语言2502的程序，以生成可以由不具有至少一个x86指令集核的处理器2514(例如具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代指令集二进制代码2510。指令转换器2512被用来将x86二进制代码2506转换成可以由不具有x86指令集核的处理器2514原生执行的代码。该转换后的代码不大可能与替代性指令集二进制代码2510相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作并由来自替代指令集的指令构成。因此，指令转换器2512通过仿真、模拟或任何其它过程来表示允许不具有x86指令集处理器或核的处理器或其它电子设备执行x86二进制代码2506的软件、固件、硬件或其组合。

在该描述和权利要求中，使用了术语“耦合”和/或“连接”、及其派生词。应当理解，这些术语并不旨在作为彼此的同义词。相反，在具体实施例中，“连接的”用于指示两个或更多个要素彼此直接物理或电接触。“耦合的”可表示两个或多个元件直接物理或电气接触。然而，“耦合的”也可表示两个或更多个要素可能并未彼此直接接触，但是仍然彼此协作、彼此作用。例如，执行单元可通过一个或多个中间组件与寄存器或解码器耦合。在附图中，箭头用于示出耦合和/或连接。

在以上描述中，为了提供对实施例的透彻理解阐述了具体的细节。然而，在没有这些具体细节中的部分的情况下，可实践其他实施例。本发明的范围不是由所提供的具体示例确定，而是仅由所附权利要求确定。在附图中显示且在说明书中描述的关系的所有等效关系都被涵盖在实施例内。在其它实例中，以方框图形式而非以细节地示出了公知的电路、结构、设备和操作以避免使说明书的理解变得晦涩。

已经以基本形式示出和描述了本文所公开的某些方法，但可任选地向这些方法添加操作和/或从这些方法移除操作。另外，已示出和/或描述了特定操作次序，但替换实施例可按不同次序执行某些操作、组合某些操作、重叠某些操作等等。

特定操作可由硬件组件执行，和/或可体现在机器可执行或电路可执行指令中，这些操作可用于使得和/或者导致硬件组件(例如，处理器、处理器的一部分、电路等)通过执行操作的指令来编程。硬件组件可包括通用或专用硬件组件。操作可由硬件、软件和/或固件的组合来执行。硬件组件可包括专用或特定逻辑(例如，潜在地与软件和/或固件组合的电路)，该逻辑操作以执行和/或处理指令并响应于指令存储结果(例如，响应于一个或多个微指令或从该指令导出的其它控制信号)。

例如，贯穿本说明书对一个实施例摂、实施例摂、一个或多个实施例摂、一些实施例摂的引用指示特定特征可被包括在本发明的实践中，但是不一定需要这样。类似地，在该描述中，出于流线型化本公开和辅助对各个发明性方面的理解的目的，各种特征有时被一起归组在单一实施例、附图、及其描述中。然而，该公开方法不应被解释成反映出如下意图，即本发明需要比每项权利要求中所明确记载的特征更多的特征。相反，如所附权利要求反映的，发明性方面在于少于单一公开的实施例的所有特征。因此，在详细说明书之后所附的权利要求据此被明确纳入该详细说明书中，每一项权利要求独自作为本发明的单独的实施例。

Claims

1.一种方法，包括：

接收点积指令，所述点积指令指示包括至少四个数据元素的第一源打包数据，指示包括至少八个数据元素的第二源打包数据，且指示目的地存储位置；以及

响应于点积指令，将结果打包数据存储在目的地存储位置中，所述结果打包数据包括各自包括点积结果的多个数据元素，每个点积结果包括第一源打包数据的至少四个数据元素与第二源打包数据的至少四个数据元素的不同子集中的相应数据元素的乘积之和。

2.如权利要求1所述的方法，其特征在于，接收包括接收指定第二源打包数据的数据元素的尺寸的点积指令，且其中所述点积指令允许第二源打包数据的数据元素的尺寸为多个不同尺寸中的任一个。

3.如权利要求2所述的方法，其特征在于，接收包括接收具有立即数的点积指令，所述立即数指定第二源打包数据的数据元素的尺寸。

4.如权利要求1所述的方法，其特征在于，接收包括接收点积指令，所述点积指令指示包括具有仅二位尺寸的数据元素的第二源打包数据且指示包括具有最少八位尺寸的数据元素的第一源打包数据。

5.如权利要求1所述的方法，其特征在于，接收包括接收点积指令，所述点积指令指示包括具有仅四位尺寸的数据元素的第二源打包数据且指示包括具有最少八位尺寸的数据元素的第一源打包数据。

6.如权利要求1所述的方法，其特征在于，接收包括接收点积指令，所述点积指令指示包括至少十六个数据元素的第一源打包数据，且指示包括至少三十二个数据元素的第二源打包数据，且其中存储包括存储至少两个数据元素，每个数据元素包括基于至少十六个乘积之和的点积结果。

7.如权利要求1所述的方法，其特征在于，接收包括接收点积指令，所述点积指令指示包括至少十六个数据元素的第一源打包数据，且指示包括至少六十四个数据元素的第二源打包数据，且其中存储包括存储至少四个数据元素，每个数据元素包括基于至少十六个乘积之和的点积结果。

8.如权利要求1所述的方法，其特征在于，存储包括存储两个数据元素，每个数据元素包括点积结果，第一点积结果包括第一源打包数据的至少四个数据元素与第二源打包数据的较低半部分中的相应数据元素的乘积之和，且其中第二点积结果包括第一源打包数据的至少四个数据元素与第二源打包数据的较高半部分中的相应数据元素的乘积之和。

9.如权利要求1所述的方法，其特征在于，存储包括存储至少四个数据元素，每个数据元素包括点积结果，每个点积结果基于第二源打包数据的至少八个数据元素的至少四个子集中不同的一个。

10.如权利要求1所述的方法，其特征在于，存储包括当对应的点积结果超过饱和值时，在结果打包数据的数据元素的至少一个中存储饱和值。

11.如权利要求1所述的方法，其特征在于，接收包括接收指示断言掩码的点积指令，且其中存储包括根据断言掩码有条件地存储包括点积结果的数据元素。

12.一种装置，包括：

多个打包数据寄存器；以及

与多个打包数据寄存器耦合的执行单元，所述执行单元操作用于响应于点积指令将结果打包数据存储在目的地存储位置中，所述点积指令指示包括至少四个数据元素的第一源打包数据，指示包括至少八个数据元素的第二源打包数据，且指示目的地存储位置，所述结果打包数据包括多个数据元素，每个数据元素包括点积结果，每个点积结果包括第一源打包数据的至少四个数据元素与第二源打包数据的至少四个数据元素的不同子集中的对应数据元素的乘积之和。

13.如权利要求12所述的装置，其特征在于，执行单元响应于指定第二源打包数据的数据元素的尺寸的点积指令存储结果打包数据，且其中所述点积指令允许第二源打包数据的数据元素的尺寸为多个不同尺寸中的任一个。

14.如权利要求13所述的装置，其特征在于，所述点积指令包括用于指定第二源打包数据的数据元素的尺寸的立即数。

15.如权利要求12所述的装置，其特征在于，所述执行单元响应于点积指令存储结果打包数据，所述点积指令指示包括具有仅二位尺寸的数据元素的第二源打包数据且指示包括具有最少八位尺寸的数据元素的第一源打包数据。

16.如权利要求12所述的装置，其特征在于，所述执行单元响应于点积指令存储结果打包数据，所述点积指令指示包括具有仅四位尺寸的数据元素的第二源打包数据且指示包括具有最少八位尺寸的数据元素的第一源打包数据。

17.如权利要求12所述的装置，其特征在于，所述执行单元响应于点积指令存储结果打包数据，所述点积指令指示包括至少十六个数据元素的第一源打包数据，且指示包括至少三十二个数据元素的第二源打包数据，且其中结果打包数据包括至少两个数据元素，每个数据元素包括基于至少十六个乘积之和的点积结果。

18.如权利要求12所述的装置，其特征在于，所述执行单元响应于点积指令存储结果打包数据，所述点积指令指示包括至少十六个数据元素的第一源打包数据，且指示包括至少六十四个数据元素的第二源打包数据，且其中结果打包数据包括至少四个数据元素，每个数据元素包括基于至少十六个乘积之和的点积结果。

19.如权利要求12所述的装置，其特征在于，所述执行单元响应于点积指令存储两个数据，每个数据元素包括点积结果，第一点积结果包括第一源打包数据的至少四个数据元素与第二源打包数据的较低半部分中的相应数据元素的乘积之和，第二点积结果包括第一源打包数据的至少四个数据元素与第二源打包数据的较高半部分中的相应数据元素的乘积之和。

20.如权利要求12所述的装置，其特征在于，所述执行单元响应于点积指令存储至少四个数据元素，每个数据元素包括点积结果，每个点积结果基于第二源打包数据的数据元素的至少四个子集中不同的一个。

21.如权利要求12所述的装置，其特征在于，所述执行单元响应于点积指令当对应的点积结果超过饱和值时，在结果打包数据的数据元素的至少一个中存储饱和值。

22.如权利要求12所述的装置，其特征在于，所述执行单元响应于指示断言掩码的点积指令存储结果打包数据，且其中执行单元根据断言掩码有条件地存储包括点积结果的数据元素。

23.一种处理器，包括：

互连；

与互连耦合的处理器，所述处理器操作用于响应于点积指令将结果打包数据存储在目的地存储位置，所述点积指令指示包括至少四个数据元素A₀、A₁、A₂、A₃的第一源打包数据，指示包括至少八个数据元素B₀、B₁、B₂、B₃、C₀、C₁、C₂、C₃的第二源打包数据，且指示目的地存储位置，所述结果打包数据至少包括第一数据元素和第二数据元素，第一数据元素包括A₀*B₀+A₁*B₁+A₂*B₂+A₃*B₃，第二数据元素包括A₀*C₀+A₁*C₁+A₂*C₂+A₃*C₃；以及

与所述互连耦合的动态随机存取存储器(DRAM)。

24.如权利要求23所述的系统，其特征在于，所述处理器响应于指定第二源打包数据的数据元素的尺寸的点积指令存储结果打包数据，且其中所述点积指令允许第二源打包数据的数据元素的尺寸为多个不同尺寸中的任一个。

25.如权利要求23所述的系统，其特征在于，所述处理器响应于点积指令存储结果打包数据，所述点积指令指示包括具有仅二位尺寸的数据元素的第二源打包数据且指示包括具有最少八位尺寸的数据元素的第一源打包数据。

26.一种制品，包括：

包括一种或多种固体数据存储材料的机器可读存储介质，所述机器可读存储介质存储点积指令，

所述点积指令指示包括至少四个数据元素A₀、A₁、A₂、A₃的第一源打包数据，指示包括至少八个数据元素B₀、B₁、B₂、B₃、C₀、C₁、C₂、C₃的第二源打包数据，且指示目的地存储位置，所述点积指令如果被机器执行操作用于导致机器执行以下操作，包括：

将结果打包数据存储在目的地存储位置中，所述结果打包数据至少包括第一数据元素和第二数据元素，第一数据元素包括A₀*B₀+A₁*B₁+A₂*B₂+A₃*B₃，而第二数据元素包括A₀*C₀+A₁*C₁+A₂*C₂+A₃*C₃。

27.如权利要求25所述的制品，其特征在于，所述点积指令指定第二源打包数据的数据元素的尺寸，且其中所述点积指令允许第二源打包数据的数据元素的尺寸为多个不同尺寸中的任一个。

28.如权利要求26所述的制品，其特征在于，所述点积指令指示第二源打包数据包括具有选自仅二位和仅四位的尺寸的数据元素，且指示第一源打包数据包括具有至少八位尺寸的数据元素。