CN104021106B - 基于fpga的dsp中断扩展逻辑系统及中断扩展方法 - Google Patents
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Abstract
基于FPGA的DSP中断扩展逻辑系统及中断扩展方法，涉及嵌入式技术领域。它是为了解决采用FPGA扩展DSP外设时不能挂接多个扩展外设的问题。基于FPGA实现的DSP中断扩展逻辑可以有效地解决通过FPGA扩展DSP外设时多个扩展外设共享1个DSP中断源的问题。根据扩展外设的多少可以方便地修改中断扩展逻辑进行匹配，各个扩展外设的中断优先级判决规则也可方便地修改以适应具体需求。本发明适用于嵌入式技术领域。
Description
技术领域
本发明涉及嵌入式技术领域。
背景技术
目前很多的嵌入式系统均采用DSP+FPGA的架构，尽管DSP处理器已经可以在器件中提供了适当的外设组合,但在设计中还是经常需要实现定制外设，而与DSP处理器相配合的FPGA可以实现新外设的扩展，提供外设升级所需要的灵活性。由于一般情况下DSP的外部中断源比较有限，对于FPGA实现的扩展外设，在作为从设备向DSP发起中断的时候，若每个扩展外设都占用一个单独的DSP外部中断源，则往往不能够满足实际需求。因此，需要一种更有效地利用DSP外部中断源的方法，以尽可能地支持挂接更多扩展外设，且最好这种方法简单易行，便于在FPGA中实现。
发明内容
本发明是为了解决采用FPGA扩展DSP外设时不能挂接多个扩展外设的问题，从而提供了一种基于FPGA的DSP中断扩展逻辑系统及中断扩展方法。
基于FPGA的DSP中断扩展逻辑系统，它包括DSP1和FPGA2，DSP1和FPGA2之间通过外部存储器连接接口连接；
FPGA2包括DSP接口逻辑模块2-1和n个扩展外设2-2，n为正整数，每个扩展外设2-2均通过一个存储总线和一个中断信号与DSP接口逻辑模块2-1进行数据交互；
DSP接口逻辑模块2-1包括地址空间访问逻辑模块2-11和中断扩展逻辑模块2-12；
地址空间访问逻辑模块2-11用于分配各个扩展外设2-2的地址空间并管理DSP1对各个扩展外设2-2地址空间的读写访问操作，中断扩展逻辑模块2-12用于管理n个扩展外设2-2向DSP1发起中断信号。
基于FPGA的DSP中断扩展方法，用于在输入的中断信号触发时对中断请求进行寄存，将寄存的中断请求状态送往中断优先判决逻辑模块2-122进行处理，接收中断清除寄存器逻辑模块2-124的控制，对中断请求状态寄存值进行清除的步骤；
用于实现多路中断信号优先级的判决，接收中断信号悬挂逻辑模块2-121寄存的中断请求状态，以及经中断屏蔽寄存器逻辑模块2-123输出的中断屏蔽信号进行屏蔽，以及进行优先级判决后，得到胜出中断信号，送往中断状态寄存器逻辑模块2-125的步骤；
用于对各路输入中断进行屏蔽的控制，以及将各路输入中断进行屏蔽的控制信号，送往中断优先级判决逻辑模块2-122的步骤；
用于各路输入中断进行清除，将各路输入中断进行清除的控制信号，送往中断状态寄存器逻辑模块2-125和中断信号悬挂逻辑模块2-121的步骤；
用于根据优先级判优胜出的中断信号更新中断状态，接收中断优先级判决逻辑模块2-122输出的胜出中断信号，并提供给中断寄存器访问控制逻辑模块2-128进行读取；以及产生控制信号，控制中断信号产生逻辑模块2-127产生中断触发信号；在中断清除寄存器逻辑模块2-124的中断清除信号控制下，中断状态寄存器逻辑模块2-125清除当前的中断状态的步骤；
用于控制中断产生与处理的过程，中断状态寄存器逻辑模块2-125进入有效的中断状态时，用于判断DSP1是否能够接收中断信号，判断结果为是，则中断状态寄存器逻辑模块2-125控制中断信号产生逻辑模块2-127向DSP1产生中断；判断结果为否，则控制中断状态寄存器逻辑模块2-125进行等待，直至DSP1通过中断寄存器访问控制逻辑模块2-128告知前一次的中断已经处理完成的步骤；
用于产生有效的中断信号触发，将有效的中断信号触发DSP1进入中断处理过程的步骤；
用于为中断扩展逻辑模块2-12提供一个可供DSP1访问的寄存器空间，使DSP1设置各路中断的屏蔽状态，在进入中断处理过程后获取及清除中断状态，DSP1在完成中断处理过程后对中断寄存器访问控制逻辑模块2-128的写操作还会产生信号，所述信号用于中断处理状态控制逻辑模块2-126判断DSP1是否能够继续接收中断的步骤。
本发明的有益效果是：基于FPGA实现的DSP中断扩展逻辑可以有效地解决通过FPGA扩展DSP外设时多个扩展外设共享1个DSP中断源的问题。根据扩展外设的多少可以方便地修改中断扩展逻辑进行匹配，各个扩展外设的中断优先级判决规则也可方便地修改以适应具体需求。
附图说明
图1为基于FPGA的DSP中断扩展逻辑系统的整体结构图；
图2为DSP接口逻辑2-1的内部结构图；
图3为中断扩展逻辑2-12的内部结构图。
具体实施方式
具体实施方式一：下面结合图1和图2说明本实施方式，本实施方式所述的基于FPGA的DSP中断扩展逻辑系统，它包括DSP1和FPGA2，DSP1和FPGA2之间通过外部存储器连接接口连接；
FPGA2包括DSP接口逻辑模块2-1和n个扩展外设2-2，n为正整数，每个扩展外设2-2均通过一个存储总线和一个中断信号与DSP接口逻辑模块2-1进行数据交互；
DSP接口逻辑模块2-1包括地址空间访问逻辑模块2-11和中断扩展逻辑模块2-12；
地址空间访问逻辑模块2-11用于分配各个扩展外设2-2的地址空间并管理DSP1对各个扩展外设2-2地址空间的读写访问操作，中断扩展逻辑模块2-12用于管理n个扩展外设2-2向DSP1发起中断信号。
具体实施方式二：下面结合图3说明本实施方式，本实施方式对具体实施一所述的基于FPGA的DSP中断扩展逻辑系统作进一步限定，本实施方式中，中断扩展逻辑模块2-12包括中断信号悬挂逻辑模块2-121、中断优先级判决逻辑模块2-122、中断屏蔽寄存器逻辑模块2-123、中断清除寄存器逻辑模块2-124、中断状态寄存器逻辑模块2-125、中断处理状态控制逻辑模块2-126、中断信号产生逻辑模块2-127和中断寄存器访问控制逻辑模块2-128；
中断信号悬挂逻辑模块2-121用于实现对各路输入中断信号的悬挂，用于在输入的中断信号触发时对中断请求进行寄存，还用于将寄存的中断请求状态送往中断优先判决逻辑模块2-122进行处理，接收中断清除寄存器逻辑模块2-124的控制，对中断请求状态寄存值进行清除；
中断优先级判决逻辑模块2-122用于实现多路中断信号优先级的判决，接收中断信号悬挂逻辑模块2-121寄存的中断请求状态，还用于经中断屏蔽寄存器逻辑模块2-123输出的中断屏蔽信号进行屏蔽，还用于进行优先级判决后，得到胜出中断信号，送往中断状态寄存器逻辑模块2-125；
中断屏蔽寄存器逻辑模块2-123用于对各路输入中断进行屏蔽的控制，还用于将各路输入中断进行屏蔽的控制信号，送往中断优先级判决逻辑模块2-122；
中断清除寄存器逻辑模块2-124用于各路输入中断进行清除，将各路输入中断进行清除的控制信号，送往中断状态寄存器逻辑模块2-125和中断信号悬挂逻辑模块2-121；
中断状态寄存器逻辑模块2-125用于根据优先级判优胜出的中断信号更新中断状态，用于接收中断优先级判决逻辑模块2-122输出的胜出中断信号，还用于提供给中断寄存器访问控制逻辑模块2-128进行读取；还用于产生控制信号，控制中断信号产生逻辑模块2-127产生中断触发信号；还用于在中断清除寄存器逻辑模块2-124的中断清除信号控制下，中断状态寄存器逻辑模块2-125清除当前的中断状态；
中断处理状态控制逻辑模块2-126用于控制中断产生与处理的过程，中断状态寄存器逻辑模块2-125进入有效的中断状态时，用于判断DSP1是否能够接收中断信号，判断结果为是，则中断状态寄存器逻辑模块2-125控制中断信号产生逻辑模块2-127向DSP1产生中断；判断结果为否，则控制中断状态寄存器逻辑模块2-125进行等待，直至DSP1通过中断寄存器访问控制逻辑模块2-128告知前一次的中断已经处理完成；
中断信号产生逻辑模块2-127用于产生有效的中断信号触发，将有效的中断信号触发DSP1进入中断处理过程；
中断寄存器访问控制逻辑模块2-128用于为中断扩展逻辑模块2-12提供一个可供DSP1访问的寄存器空间，使DSP1设置各路中断的屏蔽状态，还用于在进入中断处理过程后获取及清除中断状态，DSP1在完成中断处理过程后对中断寄存器访问控制逻辑模块2-128的写操作还会产生信号，所述信号用于中断处理状态控制逻辑模块2-126判断DSP1是否能够继续接收中断。
具体实施方式三：本实施方式所述的基于FPGA的DSP中断扩展逻辑系统，本实施方式中，n＝3。
具体实施方式四：本实施方式所述的基于FPGA的DSP中断扩展方法，本实施方式中，该方法通过以下步骤实现：
用于在输入的中断信号触发时对中断请求进行寄存，将寄存的中断请求状态送往中断优先判决逻辑模块2-122进行处理，接收中断清除寄存器逻辑模块2-124的控制，对中断请求状态寄存值进行清除的步骤；
用于实现多路中断信号优先级的判决，接收中断信号悬挂逻辑模块2-121寄存的中断请求状态，以及经中断屏蔽寄存器逻辑模块2-123输出的中断屏蔽信号进行屏蔽，以及进行优先级判决后，得到胜出中断信号，送往中断状态寄存器逻辑模块2-125的步骤；
用于对各路输入中断进行屏蔽的控制，以及将各路输入中断进行屏蔽的控制信号，送往中断优先级判决逻辑模块2-122的步骤；
用于各路输入中断进行清除，将各路输入中断进行清除的控制信号，送往中断状态寄存器逻辑模块2-125和中断信号悬挂逻辑模块2-121的步骤；
用于根据优先级判优胜出的中断信号更新中断状态，接收中断优先级判决逻辑模块2-122输出的胜出中断信号，并提供给中断寄存器访问控制逻辑模块2-128进行读取；以及产生控制信号，控制中断信号产生逻辑模块2-127产生中断触发信号；在中断清除寄存器逻辑模块2-124的中断清除信号控制下，中断状态寄存器逻辑模块2-125清除当前的中断状态的步骤；
用于控制中断产生与处理的过程，中断状态寄存器逻辑模块2-125进入有效的中断状态时，用于判断DSP1是否能够接收中断信号，判断结果为是，则中断状态寄存器逻辑模块2-125控制中断信号产生逻辑模块2-127向DSP1产生中断；判断结果为否，则控制中断状态寄存器逻辑模块2-125进行等待，直至DSP1通过中断寄存器访问控制逻辑模块2-128告知前一次的中断已经处理完成的步骤；
用于产生有效的中断信号触发，将有效的中断信号触发DSP1进入中断处理过程的步骤；
用于为中断扩展逻辑模块2-12提供一个可供DSP1访问的寄存器空间，使DSP1设置各路中断的屏蔽状态，在进入中断处理过程后获取及清除中断状态，DSP1在完成中断处理过程后对中断寄存器访问控制逻辑模块2-128的写操作还会产生信号，所述信号用于中断处理状态控制逻辑模块2-126判断DSP1是否能够继续接收中断的步骤。
扩展外设2-2向DSP1发起一次中断包括以下步骤：
步骤一、扩展外设2-2尝试向DSP发起中断信号；
步骤二、中断信号悬挂逻辑2-121检测到有效的中断请求信号，对中断请求进行寄存；
步骤三、中断请求信号在优先级判别中胜出，被传递给中断状态寄存器逻辑2-125；
步骤四、中断处理状态控制逻辑2-126判断DSP1可以接受中断信号，允许中断状态寄存器逻辑2-125接收中断信号；
步骤五、中断状态寄存器逻辑2-125产生信号控制中断信号产生逻辑2-127产生中断触发信号，通过DSP1的中断源使DSP1进入中断处理过程；
步骤六、中断处理状态控制逻辑2-126判断DSP1不可以继续接受中断信号，禁止中断状态寄存器逻辑2-125接收新的中断信号；
步骤七、DSP1进入中断处理过程后，读取中断状态寄存器的信号数据，获知触发中断的扩展外设2-2的数据信号；
步骤八、DSP1进行与扩展外设2-2中断相关的事务处理，并通过写入中断清除寄存器清除本次中断；
步骤九、中断清除寄存器逻辑2-124发起信号清除中断信号悬挂逻辑2-121所寄存的中断请求信号，并清除中断状态寄存器的中断状态；
步骤十、中断处理状态控制逻辑2-126判断DSP1可以接受中断信号，允许中断状态寄存器逻辑2-125对中断状态进行更新，开始新的中断触发过程。
工作原理：待发起中断请求的扩展外设2-2需首先检查其地址空间的中断使能寄存器，确定DSP1已使能该扩展外设2-2可以对其产生中断。然后，通过写中断产生寄存器产生中断请求信号，尝试向DSP1发起中断。
此处假定扩展外设12-21、扩展外设22-22和扩展外设32-23是三个被允许向DSP1发起中断的扩展外设2-2，并且假定扩展外设12-21和扩展外设22-22先发起中断请求，扩展外设32-23后发起中断请求。同时，还假定扩展外设12-21、扩展外设22-22和扩展外设32-23的中断请求均未被DSP1屏蔽。
扩展外设12-21和扩展外设22-22的中断请求信号先传递至中断扩展逻辑2-12。中断信号悬挂逻辑2-121检测到有效的中断请求信号，对中断请求进行寄存。经寄存的扩展外设12-21和扩展外设22-22的中断请求状态被送往中断优先判决逻辑。由于扩展外设12-21和扩展外设22-22请求均未被DSP1屏蔽，二者均参与优先级判别。假定扩展外设12-21在判决中胜出，则扩展外设12-21的中断请求信号被传递给中断状态寄存器逻辑2-125。此时中断处理状态控制逻辑2-126判断DSP1此时可以接受中断，因此允许中断状态寄存器逻辑2-125接受胜出的扩展外设12-21的中断信号。中断状态寄存器逻辑2-125在接受胜出的扩展外设12-21的中断信号后，产生信号控制中断信号产生逻辑2-127产生中断触发信号，通过DSP1的特定中断源使DSP1进入中断处理过程。与此同时，中断处理状态控制逻辑2-126判断DSP1此时不可以接受新的中断，不再允许中断状态寄存器逻辑2-125对中断状态进行更新。假定扩展外设32-23此时发起中断请求，则扩展外设32-23的中断请求信号可以顺利进入中断优先级判决逻辑2-122，但此时的胜出中断信号已无法再影响中断状态寄存器逻辑2-125。
DSP1进入中断处理过程后，首先访问中断扩展逻辑2-12的地址空间，读取中断状态寄存器。中断寄存器访问控制逻辑2-128将中断状态寄存器逻辑2-125提供的中断状态返回，DSP1获知触发中断的是扩展外设12-21。随后DSP1访问扩展外设12-21的地址空间，禁用其中断使能寄存器，防止扩展外设12-21继续向DSP1产生中断请求信号。在完成上述步骤后，DSP1进行与扩展外设12-21中断相关的事务处理。在完成后，DSP1访问中断扩展逻辑2-12的地址空间，通过写入中断清除寄存器清除本次中断。最后，DSP1访问扩展外设12-21的地址空间，使能其中断使能寄存器，以允许扩展外设12-21继续向DSP1产生中断请求信号，完成扩展外设12-21的中断处理过程。
在DSP1尝试写入中断清除寄存器清除本次中断时，中断清除寄存器逻辑2-124发起信号清除中断信号悬挂逻辑2-121所寄存的扩展外设12-21的中断请求信号，并清除中断状态寄存器的中断状态。中断处理状态控制逻辑2-126检测到DSP1清除本次中断后，判断DSP1此时可以接受中断，恢复允许中断状态寄存器逻辑2-125对中断状态进行更新。随后，中断信号悬挂逻辑2-121所寄存的扩展外设22-22和扩展外设32-23的中断请求信号经中断优先级判决逻辑2-122得到胜出中断信号，继续一次新的中断触发过程。
Claims (3)
1.基于FPGA的DSP中断扩展逻辑系统，其特征在于：它包括DSP(1)和FPGA(2)，DSP(1)和FPGA(2)之间通过外部存储器连接接口连接；
FPGA(2)包括DSP接口逻辑模块(2-1)和n个扩展外设(2-2)，n为正整数，每个扩展外设(2-2)均通过一个存储总线和一个中断信号与DSP接口逻辑模块(2-1)进行数据交互；
DSP接口逻辑模块(2-1)包括地址空间访问逻辑模块(2-11)和中断扩展逻辑模块(2-12)；
中断扩展逻辑模块(2-12)包括中断信号悬挂逻辑模块(2-121)、中断优先级判决逻辑模块(2-122)、中断屏蔽寄存器逻辑模块(2-123)、中断清除寄存器逻辑模块(2-124)、中断状态寄存器逻辑模块(2-125)、中断处理状态控制逻辑模块(2-126)、中断信号产生逻辑模块(2-127)和中断寄存器访问控制逻辑模块(2-128)；
中断信号悬挂逻辑模块(2-121)用于实现对各路输入中断信号的悬挂，用于在输入的中断信号触发时对中断请求进行寄存，还用于将寄存的中断请求状态送往中断优先判决逻辑模块(2-122)进行处理，接收中断清除寄存器逻辑模块(2-124)的控制，对中断请求状态寄存值进行清除；
中断优先级判决逻辑模块(2-122)用于实现多路中断信号优先级的判决，接收中断信号悬挂逻辑模块(2-121)寄存的中断请求状态，还用于经中断屏蔽寄存器逻辑模块(2-123)输出的中断屏蔽信号进行屏蔽，还用于进行优先级判决后，得到胜出中断信号，送往中断状态寄存器逻辑模块(2-125)；
中断屏蔽寄存器逻辑模块(2-123)用于对各路输入中断进行屏蔽的控制，还用于将各路输入中断进行屏蔽的控制信号，送往中断优先级判决逻辑模块(2-122)；
中断清除寄存器逻辑模块(2-124)用于各路输入中断进行清除，将各路输入中断进行清除的控制信号，送往中断状态寄存器逻辑模块(2-125)和中断信号悬挂逻辑模块(2-121)；
中断状态寄存器逻辑模块(2-125)用于根据优先级判优胜出的中断信号更新中断状态，用于接收中断优先级判决逻辑模块(2-122)输出的胜出中断信号，还用于提供给中断寄存器访问控制逻辑模块(2-128)进行读取；还用于产生控制信号，控制中断信号产生逻辑模块(2-127)产生中断触发信号；还用于在中断清除寄存器逻辑模块(2-124)的中断清除信号控制下，中断状态寄存器逻辑模块(2-125)清除当前的中断状态；
中断处理状态控制逻辑模块(2-126)用于控制中断产生与处理的过程，中断状态寄存器逻辑模块(2-125)进入有效的中断状态时，用于判断DSP(1)是否能够接收中断信号，判断结果为是，则中断状态寄存器逻辑模块(2-125)控制中断信号产生逻辑模块(2-127)向DSP(1)产生中断；判断结果为否，则控制中断状态寄存器逻辑模块(2-125)进行等待，直至DSP(1)通过中断寄存器访问控制逻辑模块(2-128)告知前一次的中断已经处理完成；
中断信号产生逻辑模块(2-127)用于产生有效的中断信号触发，将有效的中断信号触发DSP(1)进入中断处理过程；
中断寄存器访问控制逻辑模块(2-128)用于为中断扩展逻辑模块(2-12)提供一个可供DSP(1)访问的寄存器空间，使DSP(1)设置各路中断的屏蔽状态，还用于在进入中断处理过程后获取及清除中断状态；
DSP(1)在完成中断处理过程后对中断寄存器访问控制逻辑模块(2-128)的写操作还会产生信号，所述信号用于中断处理状态控制逻辑模块(2-126)判断DSP(1)是否能够继续接收中断；
地址空间访问逻辑模块(2-11)用于分配各个扩展外设(2-2)的地址空间并管理DSP(1)对各个扩展外设(2-2)地址空间的读写访问操作，中断扩展逻辑模块(2-12)用于管理n个扩展外设(2-2)向DSP(1)发起中断信号。
2.根据权利要求1所述的基于FPGA的DSP中断扩展逻辑系统，其特征在于：n＝3。
3.一种基于权利要求1所述的基于FPGA的DSP中断扩展逻辑系统的扩展方法，其特征在于：该方法通过以下步骤实现：
用于在输入的中断信号触发时对中断请求进行寄存，将寄存的中断请求状态送往中断优先判决逻辑模块(2-122)进行处理，接收中断清除寄存器逻辑模块(2-124)的控制，对中断请求状态寄存值进行清除的步骤；
用于实现多路中断信号优先级的判决，接收中断信号悬挂逻辑模块(2-121)寄存的中断请求状态，以及经中断屏蔽寄存器逻辑模块(2-123)输出的中断屏蔽信号进行屏蔽，以及进行优先级判决后，得到胜出中断信号，送往中断状态寄存器逻辑模块(2-125)的步骤；
用于对各路输入中断进行屏蔽的控制，以及将各路输入中断进行屏蔽的控制信号，送往中断优先级判决逻辑模块(2-122)的步骤；
用于各路输入中断进行清除，将各路输入中断进行清除的控制信号，送往中断状态寄存器逻辑模块(2-125)和中断信号悬挂逻辑模块(2-121)的步骤；
用于根据优先级判优胜出的中断信号更新中断状态，接收中断优先级判决逻辑模块(2-122)输出的胜出中断信号，并提供给中断寄存器访问控制逻辑模块(2-128)进行读取；以及产生控制信号，控制中断信号产生逻辑模块(2-127)产生中断触发信号；在中断清除寄存器逻辑模块(2-124)的中断清除信号控制下，中断状态寄存器逻辑模块(2-125)清除当前的中断状态的步骤；
用于控制中断产生与处理的过程，中断状态寄存器逻辑模块(2-125)进入有效的中断状态时，用于判断DSP(1)是否能够接收中断信号，判断结果为是，则中断状态寄存器逻辑模块(2-125)控制中断信号产生逻辑模块(2-127)向DSP(1)产生中断；判断结果为否，则控制中断状态寄存器逻辑模块(2-125)进行等待，直至DSP(1)通过中断寄存器访问控制逻辑模块(2-128)告知前一次的中断已经处理完成的步骤；
用于产生有效的中断信号触发，将有效的中断信号触发DSP(1)进入中断处理过程的步骤；
用于为中断扩展逻辑模块(2-12)提供一个可供DSP(1)访问的寄存器空间，使DSP(1)设置各路中断的屏蔽状态，在进入中断处理过程后获取及清除中断状态；DSP(1)在完成中断处理过程后对中断寄存器访问控制逻辑模块(2-128)的写操作还会产生信号，所述信号用于中断处理状态控制逻辑模块(2-126)判断DSP(1)是否能够继续接收中断的步骤。
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Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109408388B (zh) * | 2018-10-29 | 2021-07-20 | 北京控制与电子技术研究所 | 一种VisualDSP++环境下外设读写模拟方法 |
| CN110457243B (zh) * | 2019-07-30 | 2021-04-06 | 西安理工大学 | 一种可扩展多输出中断控制器 |
| CN111078605A (zh) * | 2019-12-10 | 2020-04-28 | 上海航天控制技术研究所 | 一种多通信接口中断的综合处理系统 |
| CN111359232B (zh) * | 2020-03-11 | 2021-09-14 | 上海电子信息职业技术学院 | 一种智能模型车 |
| CN111506067A (zh) * | 2020-04-20 | 2020-08-07 | 上海电子信息职业技术学院 | 智能模型车 |
| CN111796920B (zh) * | 2020-06-30 | 2023-12-15 | 西安微电子技术研究所 | 一种空间中断源扩展控制方法、系统、设备及储存介质 |
| CN113778684A (zh) * | 2021-09-15 | 2021-12-10 | 中国电子科技集团公司第三十四研究所 | 一种面向多信息源的fpga与cpu数据同步装置及方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101206162A (zh) * | 2007-12-14 | 2008-06-25 | 哈尔滨工程大学 | 平轮检测数据采集与信号处理系统 |
| CN101839974A (zh) * | 2010-05-05 | 2010-09-22 | 北京航空航天大学 | 一种双接口雷达数据记录仪 |
| CN101963936A (zh) * | 2010-09-09 | 2011-02-02 | 中国科学院长春光学精密机械与物理研究所 | Dsp设备通过cf存储卡存储工作参数状态的方法 |
| CN102760111A (zh) * | 2012-06-27 | 2012-10-31 | 浙江大学 | 一种基于fpga的扩展多串口装置及其数据收发方法 |
-
2014
- 2014-06-19 CN CN201410276397.7A patent/CN104021106B/zh not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101206162A (zh) * | 2007-12-14 | 2008-06-25 | 哈尔滨工程大学 | 平轮检测数据采集与信号处理系统 |
| CN101839974A (zh) * | 2010-05-05 | 2010-09-22 | 北京航空航天大学 | 一种双接口雷达数据记录仪 |
| CN101963936A (zh) * | 2010-09-09 | 2011-02-02 | 中国科学院长春光学精密机械与物理研究所 | Dsp设备通过cf存储卡存储工作参数状态的方法 |
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