CN104020980B - 可配置的混合加法器电路 - Google Patents

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Abstract

提供一种用于集成电路如可编程集成电路的混合加法器电路。该混合加法器可以组合多个加法器体系结构的性能。混合加法器可以包括进位选择加法器电路和进位行波加法器电路。可以利用进位超前体系结构组合这些加法器电路。可以利用可编程集成电路上的逻辑区的资源来实现加法器功能。每个逻辑区可以包括诸如查寻表逻辑之类的组合逻辑和寄存器电路。混合加法器电路可以从组合电路接收要相加的输入字，并且可以为寄存器电路产生相应的算术和输出信号。

Description

可配置的混合加法器电路
本申请是2009年4月24日提交的名称为“可配置的混合加法器电路”的中国专利申请200910134125.2的分案申请。
技术领域
本发明涉及加法器，且更特别地涉及用于可编程集成电路的可配置混合加法器。
背景技术
加法器被用于执行数字集成电路中的二进制加法。例如，五位加法器可用于计算两个五位二进制输入的二进制和。
加法器被广泛用在诸如可编程逻辑器件等的集成电路上。可编程逻辑器件集成电路包含可编程逻辑，可以对该可编程逻辑进行编程以实现期望的定制逻辑设计。在一些器件体系结构中，可编程逻辑被组织成多个区域。每个逻辑区可以包含可配置加法器电路。当逻辑设计者期望实现比单一加法器电路更大的加法器时，可以选择性地配置可编程逻辑器件上的电路以组合多个加法器电路。
通过常规加法器体系结构，以这种方式形成的更大的加法器可能呈现出不合需要的长延迟时间，或者可能无法足够灵活地适应通常期望的加法器宽度。例如，可以通过形成进位链组合常规行波进位加法器。在运算过程中，进位信号串行地以行波方式穿过链中的多个加法器层级(adder stage)。当在可编程逻辑器件上形成不同期望宽度的加法器时，可以使用这种类型的体系结构，但是这导致延迟时间随着加法器中的位数而线性增长。已经开发了其他加法器体系结构，诸如进位超前加法器体系结构，其执行加法的速度比行波进位加法器更快。然而，这些加法器体系结构一般不像行波进位加法器体系结构那样灵活，并且因此尚未被用于常规可编程逻辑器件上的可配置加法器电路中。
因此希望能够提供用于集成电路诸如可编程逻辑器件集成电路的改进的加法器电路。
发明内容
根据本发明，可以在集成电路诸如可编程集成电路上提供可配置混合加法器电路。该可编程集成电路可以组织为具有逻辑块和这些逻辑块内的逻辑区的体系结构。每个逻辑块可以含有混合加法器电路。
混合加法器电路可以使用进位超前(carry look-ahead)体系结构。在进位超前体系结构中，加法器产生利用进位超前单元处理的传送信号和发生信号。进位超前单元产生的输出信号由进位计算单元处理。进位计算单元产生相应的进位输出(carry out)信号，该进位输出信号形成在输入字的加法操作过程中加法器电路的算术和的一部分。
可以利用诸如行波进位加法器和进位选择加法器等加法器来形成混合加法器电路中的加法器。行波进位加法器可以由各个加法器电路组成的链来形成。进位选择加法器可以包括输出选择多路复用器。进位选择加法器中的每个片段可以包括三个半加器，用于产生传送信号和发生信号并用于产生和和进位信号。进位选择加法器电路的最后片断/部分可以用于将进位输出信号从前面的片段路由到进位选择加法器的输出，以用作其和的最高位。
通过附图及优选实施例的以下详细描述，本发明的更多特征、其特性及各种优点将变得明显。
附图说明
图1是带有根据本发明实施例的混合加法器电路的示例性可编程集成电路如可编程逻辑器件集成电路的图示。
图2是可以用在根据本发明实施例的可编程集成电路中的示例性逻辑区如逻辑元件(LE)或自适应逻辑模块(ALM)的图示。
图3是常规半加器的图示。
图4是常规全加器的图示。
图5是常规行波进位加法器的图示。
图6是常规进位选择加法器的片段的图示。
图7是常规进位超前加法器的图示。
图8是根据本发明的实施例的示例性混合加法器的图示。
图9是根据本发明的实施例可以用在图8所示类型的混合加法器中且具有行波进位能力的示例性进位选择加法器的图示。
图10是根据本发明的实施例可以用在图8所示类型的混合加法器中且具有行波进位能力的另一示例性进位选择加法器的图示。
图11是根据本发明的实施例的另一示例性混合加法器的图示。
图12是可以用在根据本发明实施例的混合加法器中且具有行波进位能力的进位选择加法器的图示。
图13是可以用在根据本发明实施例的混合加法器中的行波进位加法器的图示。
图14是示出如何利用根据本发明实施例的混合加法器体系结构组合多个逻辑区如逻辑阵列块中的加法器资源的图示。
图15是示出如何利用根据本发明实施例的混合加法器电路向可编程集成电路提供支持三进制加法运算的电路的图示。
图16是可以用在根据本发明实施例的混合加法器电路中的示例性超前进位单元(look-ahead carry unit)的图示。
图17是根据本发明的实施例具有基于逻辑元件的进位选择加法器的示例性混合加法器的图示，这些进位选择加法器以行波配置方式进行连接并具有周期性进位选择多路复用器层级，这些层级适用于各组基于逻辑元件的进位选择加法器。
具体实施方式
本发明涉及混合加法器电路。该混合加法器电路可以是可配置的且可以在集成电路如可编程集成电路上实现。当需要特定宽度的加法器来实现期望的逻辑功能时，可以组合多个加法器资源以形成具有所需宽度的加法器。通过使用混合体系结构，与常规可组合加法器如常规行波进位加法器相比性能可以得到改善。
可以在不显著牺牲用于形成较宽加法器的单个较小加法器块的性能的情况下获得性能改善。根据本发明的实施例的混合加法器也可以很好地扩大到更大尺寸并且可以比常规加法器体系结构如常规进位超前加法器更加面积有效。
混合加法器中的并行前缀加法器电路可以用于计算进位值。这可以减少或消除布局需求(例如垂直对准逻辑区放置某些加法器的需求)。利用该混合加法器体系结构也可以实现三进制加法器。
根据本发明的实施例的混合加法器电路可以是任何适当集成电路的一部分。例如，可以在可编程逻辑器件集成电路上实现本发明的混合加法器电路。如果需要，该混合加法器电路可以在并非传统上所称的可编程逻辑器件的可编程集成电路上实现，这种并非传统上所称的可编程逻辑器件如微处理器、数字信号处理器、专用集成电路或带有可编程电路的其他集成电路。一般以集成电路，如可编程逻辑器件集成电路作为示例的背景下描述本发明。
图1中示出根据本发明的示例性集成电路如可编程逻辑器件10。
可编程逻辑器件10具有输入/输出电路12，用于驱动离开器件10的信号并用于经由输入/输出引脚14接收来自其他器件的信号。互连资源16如全局和局部的垂直导线(conductive line)和水平导线以及总线可以用于路由器件10上的信号。互连资源16包括导线和各个导线之间的可编程连接，因此互连资源16有时被称为可编程互连16。
可编程逻辑18可以包括组合逻辑电路和时序逻辑电路。可编程逻辑18可以被配置以执行定制逻辑功能。可编程互连16可以被视为一类可编程逻辑18。
可编程逻辑器件10包含可编程存储元件20。可以利用引脚14和输入/输出电路12对存储元件20加载配置数据(也被称为编程数据)。一旦被加载，每个存储元件提供控制可编程逻辑18中的相关逻辑部件的操作的相应静态控制信号。在典型情况下，被加载的存储元件20的输出被施加到可编程逻辑18中的金属-氧化物-半导体晶体管的栅极以打开或关断某些晶体管，并由此配置可编程逻辑18中的逻辑和路由路径。可以以这种方式控制的可编程逻辑电路元件包括部分多路复用器(例如用于形成可编程互连16中的路由路径的多路复用器)，查寻表，逻辑阵列，与(AND)、或(OR)、与非(NAND)和或非(NOR)逻辑门，传输门等。
存储器元件20可以使用任何适当的易失性和/或非易失性存储器结构如随机存取存储器(RAM)单元(cell)、熔丝、反熔丝、可编程只读存储器存储单元(cell)、掩膜编程结构和激光编程结构以及这些结构的组合等。因为在编程过程中对存储元件20加载配置数据，所以存储元件20有时被称为配置存储器、配置RAM或可编程存储元件。
可以利用任何适当的体系结构组织器件10的电路。作为示例，可编程逻辑器件10的逻辑可以组织成一系列成行和成列的较大可编程逻辑区，每个区包含多个较小的逻辑区。例如，较小区域可以是有时被称为逻辑元件(LE)的逻辑区，每个逻辑元件包含查寻表、一个或多个寄存器和可编程多路复用器电路。例如，较小区域也可以是有时被称为自适应逻辑模块(ALM)的逻辑区。每个自适应逻辑模块可以包括一对加法器、一对相关联的寄存器和查寻表或其他共享组合逻辑块(即来自一对LE的资源--在本文中有时被称为自适应逻辑元件或ALE)。例如，较大区域可以是包含多个逻辑元件或多个ALM的逻辑阵列块(LAB)。在图1的示例中，在图1的可编程逻辑18(例如其可以是逻辑阵列块)的较大区域之一中示出示例性逻辑区22(例如其可以是LE或ALM)。在典型的可编程逻辑器件10中，可以有上百或上千个较小的逻辑区22。图1中所示的逻辑区22仅是示例性的。
在器件编程过程中，配置数据被加载到器件10中，该配置数据配置可编程逻辑区22和可编程逻辑区18，从而它们的逻辑资源对它们的输入执行期望的逻辑功能并产生期望的输出信号。例如，对CRAM单元(cell)加载适当的配置数据位以配置器件10上的加法器和其他电路，从而实现期望的定制逻辑设计。在配置过程中，可以配置通用的“软”(可编程逻辑)资源(例如可编程查寻表逻辑)以实现加法器电路(例如半加器、用于计算进位信号的查寻表电路等)。这种加法器部件也可以利用硬连线电路实现。根据本发明的实施例的混合加法器电路可以使用软加法器电路和硬连线加法器电路的任何适当组合。
器件10的资源如可编程逻辑18可以由可编程互连16进行互连。互连16一般包括垂直导体和水平导体。这些导体可以包括基本横跨整个器件10的全局导线、横跨部分器件10的诸如半线或1/4线的部分线、特定长度的交错线(例如足以互连若干逻辑阵列块或其他这类逻辑区)、较小的局部线或任何其他适当的互连资源布置。如果需要，器件10的逻辑可以布置成更多级或更多层，其中多个大区域被互连以形成更大的逻辑部分。还有其他器件布置可以使用不布置成排或列的逻辑。
除了图1所示的相对大的可编程逻辑块，器件10一般也包括与器件10上的可编程互连、存储器和输入-输出电路相关联的一些可编程逻辑。例如，输入-输出电路12可以包含可编程输入、输出缓冲器。互连16可以被编程以路由信号到期望的目的地。
图2中示出可以被称为逻辑元件或自适应逻辑模块的示例性逻辑区类型。如图2的示例所示，区域22可以具有诸如查寻表(LUT)电路、p-项逻辑电路、不完全LUT电路等的组合逻辑24，加法器电路26以及寄存器和输出路由电路28。电路24中的查寻表电路可以具有任何适当数量的输入(例如4个输入、6个输入等)。寄存器和输出电路28可以具有触发器或其他锁存器、输出驱动器和多路复用器或其他可配置电路以执行可配置路由功能。如虚线27示意性地示出，区域22可以包含旁通路径(例如用于旁通/绕过(bypass)查寻表电路24、绕过加法器电路26和/或绕过电路28中的寄存器)。多路复用器或其他开关电路可以被可编程地配置以便当需要时沿着这种旁通路径路由信号。
加法器电路26可以包括根据本发明的实施例的混合加法器电路。
加法器电路26可以包括加法器部件如半加器和全加器并且可以基于不同体系结构的加法器电路，如行波进位加法器体系结构(包括带有进位选择能力的行波进位加法器)、进位选择加法器体系结构(包括带有行波进位能力的进位选择加法器)和进位超前加法器体系结构(作为示例)。
图3中示出一种半加器。如图3所示，半加器300具有两个输入。待相加的二进制输入数据提供为输入301上的一位信号A和一位信号B。半加器300处理输入信号A和B并在输出302处产生相应的SUM和CARRY输出信号。SUM和CARRY信号共同形成两个一位信号A和B相加的结果。信号SUM是A和B的和的最低位，信号CARRY是A和B的和的最高位。
图4中示出一种全加器。如图4所示，全加器400接收输入401处的一位输入A和B并在考虑输入402处的进位输入信号Cin的值的情况下将这些输入相加。进位输入信号Cin对应于由相邻加法器产生的与较低位的位置对应的进位输出。在输出403处以SUM和进位输出Cout信号的形式提供输入401和402处的输入的最终和。在加法器400连接成链的情况下，进位输出信号Cout可以被路由到下一个加法器的Cin输入线上。可以用两个半加器和OR门构建全加器如全加器400。两个半加器中的第一个半加器接收A和B。第二个半加器接收来自第一个半加器的和输出并接收Cin。第二个半加器产生全加器的SUM信号。第二个半加器还可以产生进位输出信号(carry out signal)。来自第二个半加器的进位输出信号和来自第一个半加器的进位输出信号可以利用OR门进行组合，且OR门的最终输出可以用作全加器的Cout信号。
行波进位加法器可以由全加器链形成。这一布置类型在图5中示出。如图5所示，行波进位加法器500由多个全加器链(FA0、FA1、FA2等)形成，每个全加器的进位输入Cin连到前面的全加器的进位输出Cout部分。例如，如图5所示，全加器FA1接收链中前面的全加器FA0的进位输出信号C1并将其进位输出信号C2提供给下一个全加器FA2。
这些加法器之所以被称为行波进位加法器是因为进位位的正确值“以行波方式”从一位传到下一位。行波进位加法器可以有效地实施，但是具有有限的性能。直到已经计算出最后一位的进位输出时才产生有效的输出信号。因为进位信号以行波方式通过加法器的所有层级，所以存在与加法器链的长度成比例的计算延迟。
进位选择加法器比行波进位加法器执行加法的速度更快。图6中示出一个8位进位选择加法器。如图6所示，进位选择加法器600接收输入A和B并产生相应的和以及进位输出信号。进位选择加法器600具有三个加法器(A1、A2和A3)和一个多路复用器MUX。加法器A2和A1被用于计算加法器的进位信号与和信号的两个不同版本，一个基于固定进位输入信号“0”，一个基于在输入601处接收的固定进位输入信号“1”。多路复用器MUX接收线603上的相应预计算的和信号。逻辑门605接收来自加法器A1和A2的预计算的进位输出信号并提供进位输出信号C8。进位选择加法器可以接收来自前面的加法器的进位输入信号C0。这一进位输入信号C0被用于在多路复用器MUX的控制输入处产生C4并用于选择在多路复用器MUX的输入处的哪个和信号应该用作加法器60的和输出。因为加法器A2和A1并行地预计算在多路复用器MUX的输入处的和信号，所以可以比行波进位加法器更快地执行加法操作。
图7中示出一种进位超前加法器(CLA)。如图7所示，进位超前加法器700可以具有一系列交错的加法器和超前进位单元(LCU)。每个加法器将输入信号A的一个或多个输入位加到输入信号B的一个或多个输入位以产生相应的和信号{S}。例如，第一超前加法器可以用于将A的第一个四位(即A0...A3)加到B的第一个四位(即B0...B3)，第二超前加法器可以用于将A的接下来四位(即A4...A7)加到B的接下来四位(即B4...B7)，等等。
由每个加法器产生传送信号{p}和发生信号{g}。来自每个加法器的传送信号{p}和发生信号{g}被传递给相关联的超前进位单元(LCU)。每个超前进位单元进一步产生相应的传送信号PG和发生信号GG。来自最后一个超前进位单元的传送信号PG、发生信号GG和进位信号C被进位计算单元(CCU)接收并被进位计算单元处理以产生输出的最高位(即Cout信号)。A和B的和由来自每个加法器的S信号和Cout位表示。
特别是当执行对宽数据字的计算时，进位超前加法器可以比行波进位加法器和进位选择加法器更快。然而，常规进位超前加法器操作于固定宽度的数据字，且不可配置以处理不同期望宽度的输入数据字，这在可编程集成电路上有时是需要的。
根据本发明的实施例的可配置混合加法器可以包括不同类型的加法器部件(例如行波进位、进位选择、进位超前等)。这些加法器可以比其他可配置加法器布置(例如基于可组合的行波进位加法器块的可配置加法器)更快地执行加法，特别是当处理宽输入时(例如位宽度为大约40位或更大的输入)。
图8是根据本发明的实施例的示例性混合加法器的图示。混合加法器800可以由可编程集成电路10上的可编程逻辑区18形成。例如，可以使用与可编程逻辑器件集成电路上的一个或多个逻辑阵列块82相关联的资源来形成混合加法器800，如图8的逻辑阵列块82所示。当需要形成具有大宽度的加法器时，可以选择性地组合多于一个逻辑阵列块(或其他适当逻辑区)的资源。例如，可以使用一个逻辑阵列块中的所有加法器资源和另一个逻辑阵列块中的部分加法器资源来形成这一类型的加法器(作为示例)。当需要形成更小的加法器时，可以使用单个逻辑阵列块中的一些或所有资源。
在图8的示例中，逻辑阵列块82具有自适应逻辑模块加法器电路84、86、88、90、92和94，每个加法器电路具有来自两个相关联逻辑区如自适应逻辑元件(ALE)ALE0、ALE1、ALE2、ALE3、ALE4、ALE5、ALE6、ALE7...ALE19的加法器电路。图8的电路可以根据逻辑设计者的需要被编程以形成各种宽度的加法器。当需要更大的数据宽度时，相对更多的ALE的加法器电路资源被组合以形成加法器。当期望更小的数据宽度时，相对较少的ALE可以被组合以形成加法器。
如果需要，混合加法器800可以提供20位加法器的功能。在这一类型的配置中，加法器800可以由五个部分形成，每个部分对四位求和，即第一部分中的a[0]、b[0]、a[1]、b[1]、a[2]、b[2]、a[3]、b[3]和每个随后部分中的四位。每个4位加法器部分接收4位输入(例如，输入81—输入A的四位和输入B的四位)。另外，每个4位加法器部分接收进位输入(Cin)位。输入位A和B可以由任何适当的源提供(例如可编程互连或查寻表的输出或连接到图2中所示的加法器输入的其他组合逻辑24)。
然后每个加法器部分产生4位和以及进位输出，例如和以及进位输出83，如部分1的sum[0]、cout[0]、sum[1]、cout[1]、sum[3]、cout[3]、sum[4]和cout[4]。每个加法器部分也向相应的超前进位单元96、98、...100提供传送信号p和发生信号g。进位信号在进位路径892上供应(例如用于形成行波进位链)。
可以利用一个或多个逻辑区的加法器电路形成加法器800的每个部分。在图8的示例中，加法器850、851和...852由自适应逻辑模块加法器电路(例如，诸如图2的加法器电路26的电路)形成。通过这种类型的布置，加法器电路84和86形成第一个4位加法器850。加法器电路84和86可以位于各自的ALM中。类似地，加法器851可以由ALM加法器电路88和ALM加法器电路90形成，加法器852可以由加法器电路92和94形成。
如图8所示，每个超前进位单元可以提供传送信号和发生信号给进位计算单元102。例如，超前进位单元96可以将逻辑111的输出处的传送信号pg0和发生信号gg0提供给进位计算单元102的输入，以便由逻辑诸如逻辑门132、134、136、138、140和142进行处理。类似地，超前进位单元98中的逻辑120可以将传送信号pg4和发生信号gg4提供给进位计算单元102，且超前进位单元100的逻辑130可以将传送信号pg16和发生信号gg16提供给进位计算单元102。进位计算单元102的输出表示加法器800的进位输出信号Cout。
可以通过调节加法器和相关联的超前进位单元的数量来配置加法器800的大小(或者通过利用路径892形成期望长度的进位链)，其中相关联的超前进位单元的信号馈送给进位计算单元102。可以通过组合只有几个加法器(即由第一对ALM的加法器电路84和86形成的第一加法器850以及由第二对ALM的加法器电路88和90形成的第二加法器851)的电路来实现较小的加法器800。可以通过组合每个部分(例如图8的示例中包括加法器852及其加法器电路92和94的部分1-5)的加法器来实现较大的加法器。可以利用多个逻辑阵列块的资源形成更大的加法器。
在诸如这类的配置操作期间，向可编程存储器元件20(图1)加载配置数据，该配置数据根据需要对加法器电路进行编程。可编程多路复用器或其他可编程路由资源可以用于以这种方式选择性组合加法器资源。
如图8所示，混合加法器800可以使用进位超前加法器作为其整体体系结构。混合加法器800的混合特性源自于加法器块850、851、852使用不同的(非进位超前)加法器类型和/或组合加法器如加法器800和由其他逻辑阵列块(例如相邻逻辑阵列块中的行波进位加法器电路)形成的加法器的能力。
作为示例，考虑使用加法器如图8的加法器850、851、...和852的进位选择加法器体系结构。图9中示出可以用于图8的加法器850、851和852的示例性进位选择加法器电路900的图示。在图9的示例中，进位选择加法器900具有行波进位加法器的能力。这样的加法器可以有时被称为进位选择加法器、具有行波进位加法器能力的进位选择加法器、具有进位选择能力的行波进位加法器或行波进位加法器。
如图9所示，进位选择加法器900可以由全加器(FA)形成。进位选择多路复用器901可以由进位输入信号Cin控制(Cin可以作为多路复用器901的进位选择控制信号)。如结合图6所述，进位选择加法器900可以将其输入处的信号A和B相加以在其输出处产生相应的SUM(和)信号和CARRY(进位)信号。如图9的示例所示，每个逻辑元件(ALE0、ALE1等)可以用于执行一位加法。通过这一类型的布置，(两个ALM中的)四个逻辑元件可以用于图8的每个加法器块，例如用于加法器850、加法器851、...加法器852。每对全加器(例如ALE0中的全加器FA)可以用于处理一位加法。通过使用进位选择加法器来实现加法器800中的加法器块，可以降低与例如常规行波进位加法器相关联的延迟。
如果需要，可以通过利用三个半加器类型的电路形成图9的加法器900中的每对全加器FA来节约电路资源。在这种类型的配置中，由第二和第三半加器类型的电路共享第一半加器类型的电路。例如，如图10所示，电路HA1可以在电路HA2和HA3之间被共享。第一全加器由电路HA1和电路HA2形成。第二全加器由电路HA1和电路HA3形成。
如图10的示例所示，不必在每个逻辑元件的输出上提供两个多路复用器。相反，可以取消图9的每个ALE中的两个多路复用器之一(即多路复用器901B)，仅留下每个ALE中的单一和多路复用器901。通过从每个ALE中取消进位多路复用器，降低了资源消耗。这种配置类型中的进位信号可以由链中的最后一个ALE处理。这一最后ALE被配置(作为示例通过对连接到ALE输入的查寻表逻辑编程的适当可编程逻辑来实现)，从而在其输入上的信号A和B均为逻辑低电位(“0”)。
在图10的示例中，ALE1的输入A和B已经被配置为固定值“0”。只要在ALE1的输入处A和B均为0，则节点902上的信号将为固定的高电位信号，且节点904上的信号将为固定的低电位信号。多路复用器M由线903上的进位信号控制，该进位信号变成多路复用器M的选择控制信号。通过使HA1的输入ab为11，线903将是低电位且线906将是低电位。结果，多路复用器908的输出线911将是高电位且线909上的输出信号将是高电位。进一步地，由此不管cin如何，在ab为11时输出905上得到的和信号都为高电位(1)，不管cin如何，在ab为00时得到的和信号都为低电位(0)，且在ab为01或10时取决于cin为0或1，得到的和信号为低电位(0)或高电位(1)。通过这一类型的布置，通过Cin信号控制多路复用器901'来选择输出905处的SUM信号，且取决于Cin的状态，该SUM信号或者是与线903相关联的进位信号，或者是与线906相关联的进位信号。因此线905上的“SUM”信号被用作由所有前面加法器层级(例如在该示例中为加法器层级ALE0)所执行的加法的进位输出信号(最高位)。
如图10所示，所产生的p信号和g信号是以相反形式(！p/！g)产生的。这允许有效地生成超前进位单元，例如利用图16所示类型的进位超前电路布置。
在图8、9和10的示例中，利用加法器电路形成加法器800，在该加法器电路中由每个ALM执行四位的加法。如果需要，逻辑区如逻辑阵列块82的电路可以用于执行每个ALM(或可编程逻辑的其他这种部分)的不同数量的加法。图11和图12中示出每个ALM执行两位加法的示例。
如图11所示，可配置混合加法器800'可以由加法器860和862形成。如结合图8的加法器800所述，来自加法器860和加法器862的输出可以由各自的超前进位单元870和872处理。超前进位单元870和872的输出可以由进位计算单元102'处理。图12示出可以用于实现加法器860和862的进位选择电路1200(即具有行波进位能力的进位选择加法器，有时也被称为具有进位选择能力的行波进位加法器等)。图12的进位选择电路1200执行每个逻辑元件(ALE)的一位加法和每个ALM的两位加法。如结合图10所述，假如最后一个ALE的资源被用于处理进位输出信号，则可以取消图12的每个块中的较低的进位选择多路复用器。
如果需要，其他类型的加法器电路可以用于形成混合加法器。例如，加法器如混合加法器800(图8)的加法器850、851、...和852可以利用行波进位加法器(带有传送输出和发生输出)如图13所示的行波进位加法器1300形成。在这种类型的布置中，在全加器FA的输出处产生的p信号和g信号可以被路由到超前进位单元诸如混合加法器800中的超前进位单元96、98和100。在路径中诸如由图8的点线890表示的路径中的进位可以用在这种类型的布置中，以传送进位输入信号Cin到进位计算单元。通过向图8的进位超前(CLA)体系结构提供图13所示类型的行波进位(RC)加法器所形成的混合加法器有时被称为混合CLA/CR加法器，即混合进位超前/行波进位加法器。
在图8的示例中，混合加法器800具有在每四位加法之后形成的超前进位单元和执行五个超前进位单元的进位计算的进位计算单元102。因此，混合加法器800可以执行两个20位字(A和B)的加法。在一些情况下，可以期望形成能够将超过20位宽的字相加的加法器。作为示例，考虑期望执行两个36位字的加法的情况。可以利用加法器电路如图14的加法器电路来处理这种情况。通过图14的加法器，可以在第一逻辑区(例如第一逻辑阵列块LAB1)利用加法器如图8的加法器800或图11的加法器800'来执行前20位的加法。来自LAB1的进位输出信号Cout可以被路由到第二逻辑区(例如第二逻辑阵列块LAB2)的进位输入。第二逻辑阵列块可以被配置为处理16位加法。例如，LAB2的电路包括由加法器电路A1至A16表示的16位行波进位加法器电路。
如果需要，利用添加了图15所示类型电路的混合加法器如混合加法器800和800'，可以支持三进制加法。
以上所述的加法器布局仅是示例性的。例如，可以使用具有不同数量的超前进位单元的进位超前布置。在给定加法器中设置更多超前进位单元的优点在于每个超前进位单元的尺寸可以更小，尽管将需要更大的进位计算单元。可以在每个逻辑阵列块(或其他这种区域)的末端处执行进位信号的计算以确保有足够数量的选择来放置包含部分加法器链的逻辑阵列块。器件10上并非每个逻辑区(LAB)都需要具有相同类型的混合加法器电路。通过这一类型的布置，为给定器件10制作定制电路的逻辑设计者可以选择是否实现特定体系结构的混合加法器(例如，作为示例通过使用一个逻辑阵列块的CLA/RC混合加法器或使用另一个逻辑阵列块的CLA/CS混合加法器)。
图17中示出组合了进位选择加法器和行波加法器的示例性混合加法器。图17的混合加法器1700具有以行波方式前进且在ALE级上的进位选择，并且另外每10位加法具有另一个进位选择级。这一方案将行波进位加法器和进位选择加法器的特征与每10位加法执行的一次进位计算相结合。如果需要，可以如图17右侧所示通过在进位路径上添加反相器来进一步提高全加器的速度。在这一方案中进位输出信号不再被反相。
在混合加法器1700中，每个逻辑元件(ALE)包含一个进位选择加法器。这些进位选择加法器以行波配置方式进行连接，例如如加法器1701的配置方式所示。线1703上的进位输入信号形成进位选择多路复用器1702的控制输入。线1703上的进位输入信号(其与图17的示例中的进位选择加法器1701相关联)是从混合加法器1700顶部的多路复用器的输出接收的，并且在“0”信号(新加法器的起点)和“Cin”信号(来自另一个逻辑阵列块的加法器电路的继续)之间选择。线1703上的进位输入信号被用作多路复用器1702的进位选择控制信号。基于线1703上的进位选择信号的值，多路复用器1702选择适当的进位信号以从进位输入线1704路由到其输出。如图17的左侧所示，可以多于一次地重复这一配置以处理大的输入字。
如果需要，可配置混合加法器电路可以在可编程集成电路10上的数字信号处理(DSP)电路块中作为可编程集成电路10上的硬连线加法器电路块的一部分形成，或者在其他适当电路块中形成。
以上仅是本发明的原理的图示说明，本领域技术人员可以在不偏离本发明的范围和精神的情况下进行各种修改。

Claims (21)

1.一种将进位输出信号路由到加法器的输出的方法，该加法器具有在集成电路上形成链的多个加法器电路，其中所述加法器执行两个输入字的加法以产生所述两个输入字的算术和，其中所述加法器电路的链具有带有和输出路径的最后一个加法器电路，其中每个加法器电路提供至少一个进位输出，且其中每个加法器电路具有至少一个进位输入，所述方法包括：
配置所述集成电路上的可编程逻辑以向所述最后一个加法器提供固定值的输入信号，其中相应的固定信号被提供给所述最后一个加法器中至少一个多路复用器的输入；
在加法操作中，在所述最后一个加法器电路的所述进位输入处接收来自所述链中一个其他加法器电路的进位信号；和
通过所接收的进位信号，控制所述多路复用器将所述固定信号中的一个给定信号路由到所述和输出路径以形成进位输出信号，其中在所述最后一个加法器电路的所述和输出路径处的所述进位输出信号形成所述算术和的最高位。
2.根据权利要求1所述的方法，其中所述集成电路包括具有多个逻辑元件的可编程逻辑器件集成电路，每个逻辑元件包含一个所述加法器电路，且其中配置所述可编程逻辑包括配置在所述逻辑元件内的可编程逻辑。
3.根据权利要求2所述的方法，其中每个逻辑元件包括查寻表电路，并且其中配置所述可编程逻辑包括配置所述查寻表电路。
4.根据权利要求1所述的方法，进一步包括：
通过加法器电路的链中的每个加法器，根据两个输入字产生传送信号和发生信号。
5.根据权利要求4所述的方法，进一步包括：
通过超前进位电路，从所述加法器电路的链接收所述传送信号和发生信号；以及
通过所述超前进位电路，组合所述传送信号和发生信号以产生第一组超前信号。
6.根据权利要求5所述的方法，其中所述加法器电路的链形成加法器电路的第一链，其中所述超前进位电路包括第一超前进位单元，所述方法进一步包括：
通过加法器电路的第二链，产生和信号、传送信号和发生信号；
通过第二超前进位单元，接收来自所述加法器电路的第二链的所述传送信号和发生信号；以及
通过所述第二超前进位单元，组合来自所述加法器电路的第二链的所述传送信号和发生信号以产生第二组超前信号。
7.根据权利要求6所述的方法，进一步包括：
通过进位计算电路，组合来自所述第一超前进位单元和第二超前进位单元的第一组超前信号和第二组超前信号。
8.一种在可编程逻辑器件上的混合加法器电路，所述可编程逻辑器件包括多个逻辑元件，每个所述逻辑元件具有相关联的组合电路和相关联的寄存器和可配置路由电路，所述混合加法器电路包括：
多个进位选择加法器，其中的每个位于相应的一个所述逻辑元件中，其中所述多个进位选择加法器被连接为行波配置；以及
进位选择多路复用器，其具有接收来自被连接为行波配置的所述进位选择加法器的第一进位信号和第二进位信号的进位输入端，其中所述进位选择多路复用器具有控制输入端，其中在与行波配置的所述进位选择加法器关联的信号中的进位被施加到所述进位选择多路复用器的控制输入端并且用作用于所述混合加法器电路的进位选择信号，并且其中所述进位选择多路复用器针对信号中的逻辑零进位产生所述第一进位信号，并且其中所述进位选择多路复用器针对信号中的逻辑一进位产生所述第二进位信号。
9.根据权利要求8所述的混合加法器电路，其中所述多个逻辑元件中的每个逻辑元件包括查寻表电路。
10.根据权利要求8所述的混合加法器电路，其中所述多个进位选择加法器中的每个进位选择加法器包括：
第一进位输入端和第二进位输入端；
第一进位输出端，其基于所述第一进位输入端产生第一进位输出信号；以及
第二进位输出端，其基于所述第二进位输入端产生第二进位输出信号。
11.根据权利要求10所述的混合加法器电路，其中来自每个进位选择加法器的所述第一进位输出信号和所述第二进位输出信号被传输到所述多个进位选择加法器中随后的进位选择加法器的第一进位输入端和第二进位输入端以形成行波配置。
12.根据权利要求11所述的混合加法器电路，进一步包括：
延伸通过所述多个进位选择加法器的路径，该路径将共享的进位输入信号传输到所述多个进位选择加法器中的每个。
13.根据权利要求12所述的混合加法器电路，其中所述多个进位选择加法器中的每个进位选择加法器进一步包括：
和输出端；以及
第一多路复用器，其被所述共享的进位输入信号控制以在所述和输出端产生和信号。
14.根据权利要求13所述的混合加法器电路，其中所述多个进位选择加法器中的每个进位选择加法器进一步包括：
由所述第一进位输入端控制的第一组多路复用器；
由所述第二进位输入端控制的第二组多路复用器，其中第一组和第二组多路复用器将预计算的和信号提供到所述第一多路复用器，并且其中所述第一多路复用器被所述共享的进位输入信号控制以选择来自第一预计算的和信号和第二预计算的和信号的所述和信号。
15.根据权利要求14所述的混合加法器电路，其中所述预计算的和信号包括第一预计算的和信号和第二预计算的和信号，并且其中用于所述多个进位选择加法器中的每个进位选择加法器的所述第一组多路复用器包括：
第二多路复用器，其基于所述第一进位输入端产生所述第一预计算的和信号；以及
第三多路复用器，其基于所述第一进位输入端产生所述第一进位输出信号。
16.根据权利要求15所述的混合加法器电路，其中用于所述多个进位选择加法器中的每个进位选择加法器的所述第二组多路复用器包括：
第四多路复用器，其基于所述第二进位输入端产生所述第二预计算的和信号；以及
第五多路复用器，其基于所述第二进位输入端产生所述第二进位输出信号。
17.一种在可编程集成电路上的混合加法器电路，所述可编程集成电路具有多个可编程逻辑元件，所述混合加法器电路包括：
多个可编程逻辑元件，其中的每个配置为用作相应的加法器电路，其中所述多个可编程逻辑元件中的所述加法器电路被连接为行波配置；
进位选择多路复用器，其接收来自所述加法器电路的第一进位信号和第二进位信号，并且产生进位输出信号，其中所述进位选择多路复用器接收来自被连接为行波配置的多个可编程逻辑元件的加法器电路的控制信号、响应于具有第一逻辑值的控制信号产生所述第一进位信号，并且响应于具有不同于所述第一逻辑值的第二逻辑值的控制信号产生所述第二进位信号。
18.根据权利要求17所述的混合加法器电路，其中所述加法器电路中的每个包括第一部分和第二部分，其中所述加法器电路的所述第一部分被连接为行波配置，并且基于第一进位输入信号产生所述第一进位信号。
19.根据权利要求18所述的混合加法器电路，其中所述加法器电路的所述第二部分被连接为行波配置，并且基于第二进位输入信号产生所述第二进位信号。
20.根据权利要求17所述的混合加法器电路，其中所述多个可编程逻辑元件形成第一多个可编程逻辑元件，其中所述进位选择多路复用器形成第一进位选择多路复用器，并且其中所述进位输出信号形成第一进位输出信号，所述混合加法器电路进一步包括：
第二多个可编程逻辑元件，其中的每个配置为用作相应的加法器电路，其中所述第二多个可编程逻辑元件接收来自所述第一多个可编程逻辑元件的所述进位输出信号；以及
第二进位选择多路复用器，其接收来自所述第二多个可编程逻辑元件的所述加法器电路的第三和第四进位信号并且产生第二进位输出信号。
21.根据权利要求17所述的混合加法器电路，其中所述加法器电路包括进位选择加法器电路。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8392488B1 (en) * 2009-09-11 2013-03-05 Altera Corporation Logic structures and methods supporting pipelined multi-operand adders
EP2547032B1 (de) * 2011-07-12 2018-05-23 ADVA Optical Networking SE Verfahren zur Datenpaketverarbeitung bei sehr hohen Datenraten und extrem schlechten Übertragungsbedingungen
CN102866875B (zh) * 2012-10-05 2016-03-02 刘杰 多操作数加法器
US9716491B2 (en) * 2014-07-24 2017-07-25 Lattice Semiconductor Corporation Multiple mode device implementation for programmable logic devices
US9471278B2 (en) * 2014-09-25 2016-10-18 Texas Instruments Incorporated Low area full adder with shared transistors
CN106934077B (zh) * 2015-12-29 2020-06-16 京微雅格（北京）科技有限公司 一种精确的块进位链的时序分析方法
GB2555459B (en) * 2016-10-28 2018-10-31 Imagination Tech Ltd Division synthesis
US10223071B2 (en) 2017-04-14 2019-03-05 Qualcomm Incorporated Energy-efficient variable power adder and methods of use thereof
KR102292349B1 (ko) 2017-04-19 2021-08-20 상하이 캠브리콘 인포메이션 테크놀로지 컴퍼니 리미티드 처리 장치 및 처리 방법
CN108733408A (zh) * 2017-04-21 2018-11-02 上海寒武纪信息科技有限公司 计数装置及计数方法
CN117933314A (zh) 2017-04-21 2024-04-26 上海寒武纪信息科技有限公司 处理装置、处理方法、芯片及电子装置
CN107241183B (zh) * 2017-05-27 2020-08-25 东南大学 用于aes和rsa混合算法硬件电路的可配置乘法装置
CN111384944B (zh) * 2018-12-28 2022-08-09 上海寒武纪信息科技有限公司 全加器、半加器、数据处理方法、芯片及电子设备
US10715144B2 (en) 2019-06-06 2020-07-14 Intel Corporation Logic circuits with augmented arithmetic densities
CN111258538B (zh) * 2020-01-13 2023-07-21 电子科技大学 一种基于fpga的大位宽高性能加法器电路
CN111610955B (zh) * 2020-06-28 2022-06-03 中国人民解放军国防科技大学 一种数据饱和加打包处理部件、芯片及设备
US11620106B1 (en) * 2020-12-16 2023-04-04 The United States Of America As Represented By The Secretary Of The Navy Parallel hybrid adder

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3993891A (en) * 1975-07-03 1976-11-23 Burroughs Corporation High speed parallel digital adder employing conditional and look-ahead approaches
US6034546A (en) * 1998-06-09 2000-03-07 Cypress Semicondutor Corp. High performance product term based carry chain scheme
CN1497428A (zh) * 2002-10-10 2004-05-19 国际商业机器公司 二进制加法器电路及生产其中使用的进位逻辑电路的方法
US7003545B1 (en) * 2001-09-11 2006-02-21 Cypress Semiconductor Corp. High performance carry chain with reduced macrocell logic and fast carry lookahead

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6143341A (ja) * 1984-08-07 1986-03-01 Nec Corp 加算回路
JPH09231055A (ja) * 1996-02-27 1997-09-05 Denso Corp 論理演算回路及びキャリールックアヘッド加算器
GB2317971B (en) * 1996-10-02 2000-12-06 Advanced Risc Mach Ltd Digital adder circuit
US6961741B2 (en) * 2001-02-15 2005-11-01 Stmicroelectronics Ltd. Look-up table apparatus to perform two-bit arithmetic operation including carry generation
US6832235B1 (en) * 2001-02-16 2004-12-14 Texas Instruments Incorporated Multiple block adder using carry increment adder
US7185043B2 (en) * 2003-06-23 2007-02-27 Sun Microsystems, Inc. Adder including generate and propagate bits corresponding to multiple columns
US7349938B2 (en) * 2004-03-05 2008-03-25 Sandbridge Technologies, Inc. Arithmetic circuit with balanced logic levels for low-power operation
US7164290B2 (en) * 2004-06-10 2007-01-16 Klp International, Ltd. Field programmable gate array logic unit and its cluster
US7523153B2 (en) * 2005-02-11 2009-04-21 International Business Machines Corporation Method of forcing 1's and inverting sum in an adder without incurring timing delay
US7509368B2 (en) * 2005-05-09 2009-03-24 Intel Corporation Sparse tree adder circuit
US7725512B1 (en) * 2006-04-26 2010-05-25 Altera Corporation Apparatus and method for performing multiple exclusive or operations using multiplication circuitry
US7908308B2 (en) * 2006-06-08 2011-03-15 International Business Machines Corporation Carry-select adder structure and method to generate orthogonal signal levels
US8117247B1 (en) * 2007-07-19 2012-02-14 Xilinx, Inc. Configurable arithmetic block and method of implementing arithmetic functions in a device having programmable logic

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3993891A (en) * 1975-07-03 1976-11-23 Burroughs Corporation High speed parallel digital adder employing conditional and look-ahead approaches
US6034546A (en) * 1998-06-09 2000-03-07 Cypress Semicondutor Corp. High performance product term based carry chain scheme
US7003545B1 (en) * 2001-09-11 2006-02-21 Cypress Semiconductor Corp. High performance carry chain with reduced macrocell logic and fast carry lookahead
CN1497428A (zh) * 2002-10-10 2004-05-19 国际商业机器公司 二进制加法器电路及生产其中使用的进位逻辑电路的方法

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Publication number Publication date
US20090271465A1 (en) 2009-10-29
US9292474B1 (en) 2016-03-22
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