CN103995796A - 交响乐团式多核cpu多内存计算机系统 - Google Patents
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Abstract
本发明涉及交响乐团式多核CPU多内存计算机系统，有效解决多核同时争用共享主存的问题，方法是，该交响乐团式多核CPU多内存计算机系统是由核间通信模块和电源管理模块、指挥核模块、内核0模块、内核1模块、内核2模块、内核3模块、GPU核模块以及共享的网络接口和外设接口模块组成，指挥核模块、内核0模块、内核1模块、内核2模块、内核3模块、GPU核模块分别经数据线与核间通信模块和电源管理模块相连；本发明系统操作方便，提高计算效率和并行性，并且提高系统的健壮性和不间断性，实现电源的智能化管理，降低能耗，有良好的经济和社会效益。
Description
技术领域
本发明涉及处理器，特别是一种交响乐团式多核CPU多内存计算机系统。
背景技术
当今，随着云计算、大数据、物联网和3D打印等信息新技术的快速发展，用户对多核计算机的高性能和大容量要求越来越高。多核（即多CPU（Central Processing Unit，中央处理器））技术也随着计算业务的要求不断地发展、成熟，在市场中的应用范围也在迅速渗透到各个领域。多核处理器的内存配置方法是多核技术中的一种关键技术，直接影响到多核处理器的计算性效率和实时性能，因此，研究和改进多核的内存配置和管理技术对多核系统来说是非常重要的。针对多核的内存配置方法和管理，现有以下技术：
无锡江南计算技术研究所拥有的专利技术“多核处理器及多核处理器组”（ 申请号：201010508842.X，授权公告号：CN 102446158 A）公开的多核处理器架构是,一个主核和多个从核共用同一个主存。该专利技术存在的不足是，在多核同时争用共享的主存时，必寻有等待主存空闲的核处于等待状态，从而降低了处于等待状态的核的计算效率；同时存在的不足是，主核和从核脚色固定，不能相互代替，通用性降低。
孙瑞琛申请的专利“一种多核处理器存储系统装置及方法”（申请号：201110242698.4，申请公布号：CN 102375801 A）公开了一种多核处理器存储系统装置及方法。该方法使各个核分别通过数据高速缓存装置和指令高速缓存装置访问共享的主存。无锡江南计算技术研究所拥有的专利技术“多核处理器的数据管理方法及装置”（ 申请号：201010508870.1，授权公告号：CN 102446159 A）公开的多核处理器的数据管理方法及装置是,多核处理器包括处理器核心阵列和处理器核心互联结构，所述的处理器核心包括具有多个存储单元的且分配存储地址的核内存储器，核内存储器和主存之间进行数据传输，提高了数据读写效率，避免了零散访问主存的效率损失问题。但还是一个多核共用同一个主存。这两个专利技术存在的不足也是，在多核同时争用共享的主存时，必寻有等待主存空闲的核处于等待状态，从而降低了处于等待状态的核的计算效率。
清华大学拥有的专利技术“一种多核处理器高速缓存及其管理方法” （申请号：CN201110227588.0，授权公告号：CN102270180A）公开的方法是，一种多核处理器高速缓存，其特征在于，所述多核处理器高速缓存中：一级高速缓存为每个处理器核私有，二级高速缓存为所有处理器核分布式共享。该专利技术存在的不足是，没有提及到各核如何访问主存的方法。
华为技术有限公司拥有的专利技术“多核系统中共享内存的管理方法和装置” （申请号：CN200710178405.4，授权公告号：CN101246466）公开的方法是，一种多核系统中共享内存的管理方法和装置，其特征在于，在多核系统中配置全局共享的内存和局部共享的内存；多核系统中的所有中央处理器CPU都能够访问所述全局共享的内存，多核系统中的部分CPU能够访问所述局部共享的内存。该专利技术同样存在的不足是需要解决多核同时争用共享主存的问题。因此，其改进和创新势在必行。
发明内容
针对上述情况，为克服现有技术之缺陷，本发明之目的就是提供一种交响乐团式多核CPU多内存计算机系统，可有效解决多核同时争用共享主存的问题。
本发明解决的技术方案是，该交响乐团式多核CPU多内存计算机系统是由核间通信模块和电源管理模块、指挥核模块、内核0模块、内核1模块、内核2模块、内核3模块、GPU核模块以及共享的网络接口和外设接口模块组成，指挥核模块、内核0模块、内核1模块、内核2模块、内核3模块、GPU核模块分别经数据线与核间通信模块和电源管理模块相连；
所述的交响乐团式多核CPU多内存计算机系统，多核是由指挥核模块、内核0模块、内核1模块、内核2模块、内核3模块、GPU核模块等组成的，这些CPU内核模块每个都是一个可独立工作的中央处理器CPU；
所述的交响乐团式多核CPU多内存计算机系统，多内存计算机系统是指每个CPU内核模块都有自己独享的高速缓存和内存储器；
所述的交响乐团式多核CPU多内存计算机系统，是指在指挥核的指挥下，CPU各核可根据相同的工作任务指令序列（如图乐谱一样），独自完成自己所承担的计算任务；
所述的指挥核模块是由指挥核及其独享的核内高速缓存、指挥核的高速缓存、指挥核的内存储器、指挥核的I/O模块组成，这些独享的模块之间通过双向数据线互联；
所述的内核0模块、内核1模块、内核2模块、内核3模块，分别由内核0、内核1、内核2、内核3及其独享的核内高速缓存、内核的高速缓存、内核的内存储器、内核的I/O模块组成，这些独享的模块之间通过双向数据线互联；
所述的GPU核模块，是由GPU核及其独享的核内高速缓存、GPU核的高速缓存、GPU核的内存储器、GPU核的I/O模块组成，这些独享的模块之间通过双向数据线互联；
指挥核、内核0、内核1、内核2、内核3、GPU核，分别通过信号线和控制线指挥、控制其所属的高速缓存、内存储器核以及I/O模块协调一致工作；
各工作核加载的运行程序相同（就如同交响乐团各演奏者看到的乐谱是相同的），在指挥者的指挥下，演奏不同的任务部分（如同合奏成一场优美的音乐一样），各工作核在指挥核的指挥下，完成各自分担的任务；
每个核配置有独享的核外高速缓存、独享的内存储器和独享的I/O模块，这些独享的核外高速缓存和内存储器，也可通过级联的方式变成可供所有核共享的高速缓存和内存储器；核间通信通过核间通信模块来完成；
除GPU核，其他的核采用通用同构核，均可作为指挥核和被指挥核使用，这在系统初始化时有操作系统指定；根据对系统稳定性和健壮性的要求，选两个核作为指挥核轮替工作和热备，以满足系统不宕机、不间断工作的要求。
本发明系统操作方便，提高计算效率和并行性，并且提高系统的健壮性和不间断性，实现电源的智能化管理，降低能耗，有良好的经济和社会效益。
附图说明
图1为本发明结构框示图。
图2为本发明两个主存储器直接镜像复制数据示意图。
具体实施方式
以下结合附图对本发明的具体实施方式作详细说明。
由图1、2给出，本发明在具体实施中，是由以下技术方案给出：
该系统是由核间通信模块和电源管理模块、指挥核模块、内核0模块、内核1模块、内核2模块、内核3模块、GPU核模块以及共享的网络接口和外设接口模块组成，指挥核模块、内核0模块、内核1模块、内核2模块、内核3模块、GPU核模块分别经数据线与核间通信模块和电源管理模块相连；
所述的指挥核模块，如图1所示，是由指挥核及其独享的核内高速缓存、指挥核的高速缓存、指挥核的内存储器、指挥核的I/O模块组成，这些独享的模块之间通过双向数据线互联；
所述的内核0模块、内核1模块、内核2模块、内核3模块，如图1所示，分别由内核0、内核1、内核2、内核3及其独享的核内高速缓存、内核的高速缓存、内核的内存储器、内核的I/O模块组成，这些独享的模块之间通过双向数据线互联；
所述的GPU核模块，是由GPU核及其独享的核内高速缓存、GPU核的高速缓存、GPU核的内存储器、GPU核的I/O模块组成，这些独享的模块之间通过双向数据线互联；
指挥核、内核0、内核1、内核2、内核3、GPU核，分别通过信号线和控制线指挥、控制其所属的高速缓存、内存储器核以及I/O模块协调一致工作；
各工作核加载的运行程序相同（就如同交响乐团各演奏者看到的乐谱是相同的），在指挥者的指挥下，演奏不同的任务部分（如同合奏成一场优美的音乐一样），各工作核在指挥核的指挥下，完成各自分担的任务；
每个核配置有独享的核外高速缓存、独享的内存储器和独享的I/O模块，这些独享的核外高速缓存和内存储器，也可通过级联的方式变成可供所有核共享的高速缓存和内存储器；核间通信通过核间通信模块来完成；
除GPU核，其他的核采用通用同构核，均可作为指挥核和被指挥核使用，这在系统初始化时有操作系统指定；根据对系统稳定性和健壮性的要求，选两个核作为指挥核轮替工作和热备，以满足系统不宕机、不间断工作的要求。
所述的指挥核模块、内核0模块、内核1模块、内核2模块、内核3模块、GPU核模块根据计算业务大小和数据量的大小，可成组的增加，以构成由更多的核组成的处理器。
所述的指挥核模块、内核0模块、内核1模块、内核2模块、内核3模块、GPU核模块的每个核的独享的核外高速缓存，同时，这些独享的核外高速缓存，也可由指挥核发出的控制信号来建立数据通路，共其它核访问。
所述的指挥核模块、内核0模块、内核1模块、内核2模块、内核3模块、GPU核模块的每个核有自己独享的内存储器，也可由指挥核发出的控制信号来建立数据通路，共其它核访问。
所述的指挥核模块、内核0模块、内核1模块、内核2模块、内核3模块、GPU核模块的每个核有自己的独享的I/O模块可以提高核间I/O操作的并行性；同时，这些独享的I/O模块，也可由指挥核发出的控制信号来建立数据通路，以供其它核访问。
所述的指挥核的I/O模块接受外设请求，根据请求的类型，经仲裁后，通知相应的核利用自己的I/O模块接管相应的I/O操作，实现I/O模块的并行工作，各核可独立控制自己的I/O模块，在没有输入任务的情况下，实现输出工作的并行性。
所述的指挥核模块、内核0模块、内核1模块、内核2模块、内核3模块、GPU核模块各核的I/O模块连接到一个共享的网络接口和外设接口模块，以实现网络访问的功能。
所述的指挥核模块、内核0模块、内核1模块、内核2模块、内核3模块、GPU核模块的每个核都有自己的独享的内存储器，同时，这些独享的内存储器由自己的核来单独编址，如图2所示，不同核的相对应地址的内存单元的数据线通过三态门连通，由指挥核发出相应的指令，将不同核的相对应地址的内存单元的数据线连通，实现两个或多个主存间数据的大规模复制镜像操作，结果使得两个主存的存储内容完全相同，以提高主存间数据备份的速度。
所述的电源管理模块和指挥核模块，在电源管理模块的辅助下，指挥核模块的指挥核将任务分配给各个工作核，并将给各工作核加电启动的指令交给电源管理模块，电源管理模块给相应的工作核加电，各工作核启动后，自行接收指挥核交给的任务并开始执行，并将完成任务的信息反馈给电源管理模块，由电源管理模块根据所接收的给相应工作核加电的指令序列，决定是否断开各工作核的电源。
所述的多核CPU，在CPU各核的内存分配加电管理模块的辅助下，动态内存按其用途分类分块加电管理，当每个工作核完成任务后，会反馈给其内存分配加电管理模块，由内存分配加电管理模块决定是否给相应的动态闲置内存块继续加电，实现了内存电源的智能化管理并可降低各内存块的能耗。
由上述可以看出，本发明的交响乐团式多核CPU多内存计算机系统，该系统在于：
（1）在多核架构中，为每个核配置独享的核外高速缓存、独享的内存储器和I/O模块，这些独享的核外高速缓存和内存储器，可通过级联的方式变成可供所有核共享的高速缓存和内存储器；
（2）除了GPU核，其他的核采用通用同构核，均可作为指挥核和被指挥核使用，在系统初始化时，由操作系统指定；指挥核起到指挥、分配任务、协调其它各核协调、分工、并行完成任务的作用；
（3）核间通信通过核间通信模块来完成；
（4）各核的I/O模块在指挥核的控制下，可由其它核借用；
（5）各核的I/O模块连接到一个共享的网络接口模块，以实现网络访问的功能，在多核同时争用共享的主存时，必寻有等待主存空闲的核处于等待状态，降低处于等待状态的核的计算效率，为每个核提供独享的I/O接口模块，提高每个核的I/O操作并行性，根据运行稳定性能的要求，设计有两个指挥核，实现两个指挥核的热备份，两个指挥核交替工作，交替休息，从而降低发热量，提高系统工作的健壮性和不间断性；
（6）在电源管理模块的辅助下，指挥核将任务分配给各个工作核，并将给各工作核加电启动的指令交给电源管理模块，电源管理模块给相应的工作核加电，各工作核启动后，自行接收指挥核交给的任务并执行，并将完成任务的信息反馈给电源管理模块，由电源管理模块根据所接收的给相应工作核加电的指令序列，决定是否断开各工作核的电源；
（7）在多核CPU的内存分配-加电管理模块的辅助下，动态内存按其用途分类分块加电管理，当每个工作核完成任务后，会反馈给其内存分配-加电管理模块，由内存分配-加电管理模块决定是否给相应的动态闲置内存块继续加电，实现内存电源的智能化管理并可降低各内存块的能耗。
以上所述仅是本发明的优选实施例，是用于说明本发明的具体实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案，均属于本发明的保护范围。应当指出，对于本技术领域的技术人员来说，在不脱离本发明技术方案本质的前提下所作出的任何技术上的改进和变换，均属于本发明的保护范围。
本发明与现有技术相比，经试验与试用，具有以下突出的实质性优点：
第一，由于本发明为每个核设置了可独享的主存储器，彻底解决了在多核同时争用共享的主存时，必寻有等待主存空闲的核处于等待状态，从而降低了处于等待状态的核的计算效率的问题。
第二，由于本发明为每个核提供独享的I/O接口模块，提高了每个核的I/O操作并行性。
第三，由于本发明可根据运行稳定性能的要求，在系统初始化时可指定两个核作为指挥核，实现两个指挥核的热备份，两个指挥核交替工作，交替休息，从而降低发热量，提高系统工作的健壮性和不间断性。
第四，由于本发明设计了电源管理模块，为每个工作核设计了完成了任务反馈指令，当完成任务后，会反馈给电源管理模块，由电源管理模块决定是否停止相应的工作核是否继续加电，实现了电源的智能化管理并可降低各工作核的能耗。
第五，由于本发明为CPU设计了内存分配-加电管理模块，动态内存按其用途分类分块加电管理，当每个工作核完成任务后，会反馈给其内存分配-加电管理模块，由内存分配-加电管理模块决定是否给相应的动态闲置内存块继续加电，实现了内存电源的智能化管理并可降低各内存块的能耗，具有很强的实用性，经济和社会效益巨大。
Claims (10)
1.一种交响乐团式多核CPU多内存计算机系统，其特征在于，该系统是由核间通信模块和电源管理模块、指挥核模块、内核0模块、内核1模块、内核2模块、内核3模块、GPU核模块以及共享的网络接口和外设接口模块组成，指挥核模块、内核0模块、内核1模块、内核2模块、内核3模块、GPU核模块分别经数据线与核间通信模块和电源管理模块相连；
所述的交响乐团式多核CPU多内存计算机系统，多核是由指挥核模块、内核0模块、内核1模块、内核2模块、内核3模块、GPU核模块组成，这些CPU内核模块每个都是一个独立工作的中央处理器CPU；
所述的交响乐团式多核CPU多内存计算机系统，多内存计算机系统是指每个CPU内核模块都有自己独享的高速缓存和内存储器；
所述的交响乐团式多核CPU多内存计算机系统，是指在指挥核的指挥下，CPU各核可根据相同的工作任务指令序列，同图乐谱一样，独自完成自己所承担的计算任务；
所述的指挥核模块是由指挥核及其独享的核内高速缓存、指挥核的高速缓存、指挥核的内存储器、指挥核的I/O模块组成，这些独享的模块之间通过双向数据线互联；
所述的内核0模块、内核1模块、内核2模块、内核3模块，分别由内核0、内核1、内核2、内核3及其独享的核内高速缓存、内核的高速缓存、内核的内存储器、内核的I/O模块组成，这些独享的模块之间通过双向数据线互联；
所述的GPU核模块，是由GPU核及其独享的核内高速缓存、GPU核的高速缓存、GPU核的内存储器、GPU核的I/O模块组成，这些独享的模块之间通过双向数据线互联；
指挥核、内核0、内核1、内核2、内核3、GPU核，分别通过信号线和控制线指挥、控制其所属的高速缓存、内存储器核以及I/O模块协调一致工作；
各工作核加载的运行程序相同，在指挥者的指挥下，演奏不同的任务部分，各工作核在指挥核的指挥下，完成各自分担的任务；
每个核配置有独享的核外高速缓存、独享的内存储器和独享的I/O模块，这些独享的核外高速缓存和内存储器，也可通过级联的方式变成可供所有核共享的高速缓存和内存储器；核间通信通过核间通信模块来完成；
除GPU核，其他的核采用通用同构核，均可作为指挥核和被指挥核使用，这在系统初始化时有操作系统指定；根据对系统稳定性和健壮性的要求，选两个核作为指挥核轮替工作和热备，以满足系统不宕机、不间断工作的要求。
2.根据权利要求1所述的交响乐团式多核CPU多内存计算机系统，其特征在于，所述的指挥核模块、内核0模块、内核1模块、内核2模块、内核3模块、GPU核模块根据计算业务大小和数据量的大小，可成组的增加，以构成由更多的核组成的处理器。
3.根据权利要求1所述的交响乐团式多核CPU多内存计算机系统，其特征在于，所述的指挥核模块、内核0模块、内核1模块、内核2模块、内核3模块、GPU核模块的每个核的独享的核外高速缓存，同时，这些独享的核外高速缓存，也可由指挥核发出的控制信号来建立数据通路，共其它核访问。
4.根据权利要求1所述的交响乐团式多核CPU多内存计算机系统，其特征在于，所述的指挥核模块、内核0模块、内核1模块、内核2模块、内核3模块、GPU核模块的每个核有自己独享的内存储器，也可由指挥核发出的控制信号来建立数据通路，共其它核访问。
5.根据权利要求1所述的交响乐团式多核CPU多内存计算机系统，其特征在于，所述的指挥核模块、内核0模块、内核1模块、内核2模块、内核3模块、GPU核模块的每个核有自己的独享的I/O模块可以提高核间I/O操作的并行性；同时，这些独享的I/O模块，也可由指挥核发出的控制信号来建立数据通路，以供其它核访问。
6.根据权利要求1所述的交响乐团式多核CPU多内存计算机系统，其特征在于，所述的指挥核的I/O模块接受外设请求，根据请求的类型，经仲裁后，通知相应的核利用自己的I/O模块接管相应的I/O操作，实现I/O模块的并行工作，各核可独立控制自己的I/O模块，在没有输入任务的情况下，实现输出工作的并行性。
7.根据权利要求1所述的交响乐团式多核CPU多内存计算机系统，其特征在于，所述的指挥核模块、内核0模块、内核1模块、内核2模块、内核3模块、GPU核模块各核的I/O模块连接到一个共享的网络接口和外设接口模块，以实现网络访问的功能。
8.根据权利要求1所述的交响乐团式多核CPU多内存计算机系统，其特征在于，所述的指挥核模块、内核0模块、内核1模块、内核2模块、内核3模块、GPU核模块的每个核都有自己的独享的内存储器，同时，这些独享的内存储器由自己的核来单独编址，不同核的相对应地址的内存单元的数据线通过三态门连通，由指挥核发出相应的指令，将不同核的相对应地址的内存单元的数据线连通，实现两个或多个主存间数据的大规模复制镜像操作，结果使得两个主存的存储内容完全相同，以提高主存间数据备份的速度。
9.根据权利要求1所述的交响乐团式多核CPU多内存计算机系统，其特征在于，所述的电源管理模块和指挥核模块，在电源管理模块的辅助下，指挥核模块的指挥核将任务分配给各个工作核，并将给各工作核加电启动的指令交给电源管理模块，电源管理模块给相应的工作核加电，各工作核启动后，自行接收指挥核交给的任务并开始执行，并将完成任务的信息反馈给电源管理模块，由电源管理模块根据所接收的给相应工作核加电的指令序列，决定是否断开各工作核的电源。
10.根据权利要求1所述的交响乐团式多核CPU多内存计算机系统，其特征在于，所述的多核CPU，在CPU各个内核模块的内存分配加电管理模块的辅助下，动态内存按其用途分类分块加电管理，当每个工作核完成任务后，会反馈给其内存分配加电管理模块，由内存分配加电管理模块决定是否给相应的动态闲置内存块继续加电，实现了内存电源的智能化管理并可降低各内存块的能耗。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410233081.XA CN103995796A (zh) | 2014-05-29 | 2014-05-29 | 交响乐团式多核cpu多内存计算机系统 |
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ID=51309966
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