CN103995376A - 3d显示的像素插黑方法及使用该方法的电路 - Google Patents

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Abstract

本发明提供一种3D显示的像素插黑方法，包括：提供数个提供数据信号的数据线、提供扫描信号的数个栅极线、及数个像素(P)；每一个像素连接一条数据线与一条栅极线，且每一个像素的极性与与其相邻的上下左右的像素的极性都是相反的；提供数个控制晶体管(T)，将不同极性的像素连接；提供数个控制信号端，与控制晶体管(T)电性连接，所述控制信号端施加低电压，控制晶体管(T)断开，所述控制信号端施加高电压，控制晶体管(T)导通。这样的方式不会增加公共电极线路的负载，也不会增加整个面板的功率消耗，另外放电的薄膜晶体管源漏极之间的电压较大(正负像素电极)，放电速度也会有所提高。本发明还提供使用该方法的电路。

Description

3D显示的像素插黑方法及使用该方法的电路
技术领域
本发明涉及显示技术领域，尤其涉及一种3D显示的像素插黑方法及使用该方法的电路。
背景技术
最近3D显示功能的需求增长非常迅速，快门式3D技术通过提高画面刷新率，再将一帧图像一分为二，形成对应左右眼的两组图像画面交错显示，观众通过快门式眼睛观看后呈现出3D的效果。在快门式3D技术中，当图像的左右眼图像画面交替显示时，容易产生串扰(Crosstalk)问题。串扰问题为：所接收的左眼图像中包含有右眼图像的内容，所接收的右眼图像中包含有左眼图像的内容，即左右眼图像相互干扰，导致所形成的3D图像发生错误。
形成串扰的原因主要包括如下两种：第一、液晶显示装置的屏幕显示采用自上而下顺序扫描方式，当液晶显示装置显示左眼图像时，左眼接收左眼图像，左眼图像扫描至最后一行，紧接着从第一行开始扫描右眼图像，右眼开始接收右眼图像，然而，在液晶显示屏的其他行上(从第二行到最后一行)仍然保持上一场的左眼图像，这样，右眼接收到的右眼图像中有部分左眼图像，同理，左眼接收到的左眼图像中有部分右眼图像，形成左右眼图像串扰。第二、液晶分子偏转过程需要一定时间，该时间即为液晶响应时间。液晶显示装置的屏幕显示采用自上向下扫描的顺序扫描方式，当显示左眼图像时，左眼接收左眼图像，左眼图像扫描至最后一行完成扫描时，紧接着从第一行开始扫描右眼图像，右眼开始接收右眼图像。这样，第一行液晶单元从左眼图像向右眼图像变化时，第一行液晶单元的驱动电压需发生变化，使第一行液晶单元偏转角度发生变化，然而，液晶单元的偏转需要一定的液晶响应时间，则接收的右眼图像包含从左眼图像向右眼图像变化的过程，也就是说，在该液晶响应时间中，右眼同时接收到左眼画面和右眼画面，从而形成左眼和右眼图像画面串扰。
对于第一种原因的串扰，可通过在左右图像之间插入黑色图像的方式解决，例如可以采用左眼画面→黑画面→右眼画面→黑画面(LBRB)，使得左眼同时接收到左眼图像以及黑色图像，右眼同时接收到右眼图像以及黑色图像，由于黑色图像为背景图像，则不会与正常图像发生串扰。插黑技术(BlackInsertion，BI)普遍使用在平面显示设备中，以改善显示面板的动态影像的显示质量。其是利用在连续的动态影像与影像之间，插入黑画面，以消除人眼对影像的积分效应(integration effect)，进一步改善显示面板在动态影像中常有的动画拖影现象(moving picture response timing，MPRT)，提升动画质量。对于第二种原因的串扰，可通过缩短液晶响应时间的方式解决。
目前，常用的插黑方式可以是由数据线(Data Line)向像素(Pixel)中写入黑画面的信号，以实现插黑的目的。请参阅图1a，为现在常用的插黑电路示意图，包括：提供数据信号的数据线(Data11)、与数据线(Data11)交叉设置的提供扫描信号的栅极线(Gate11)、公共电极(VCOM11)、像素晶体管(Tr11)、像素电极(D11)、存储电容(Cstg11)、及液晶电容(CLC11)；所述像素晶体管(Tr11)包括栅极(g11)、源极(s11)、漏极(d11)，所述像素晶体管(Tr11)的栅极(g11)电性连接于栅极线(Gate11)，所述像素晶体管(Tr11)的源极(s11)电性连接于数据线(Data11)，所述像素晶体管(Tr11)的漏极(d11)电性连接于像素电极(D11)，所述存储电容(Cstg11)的上极板与液晶电容(CLC11)的上极板连接后电性连接于像素电极(D11)，所述存储电容(Cstg11)的下极板电性连接于公共电极(VCOM11)，所述液晶电容(CLC11)的下极板电性连接于公共电极(VCOM11)；所述像素晶体管(Tr11)为薄膜晶体管(Thin Film Transistor，TFT)；图1a中箭头标注的是黑色画面信号写入的路径。但是，这种方式数据线上的电压切换频率加快，会导致功耗升高，根据有关资料，采用这种方式的总功耗会增加20～40％。
另外一种插黑方式是将像素的像素电极和公共电极通过某种电路结构(例如TFT)连接起来，在需要插入黑画面时像素电极向公共电极放电，实现黑画面。请参阅图1b，为现在常用的另外一种插黑电路示意图，包括：提供数据信号的数据线(Data11’)、与数据线(Data11’)交叉设置的提供扫描信号的栅极线(Gate11’)、控制信号端、公共电极(VCOM11’)、像素晶体管(Tr11’)、控制晶体管(T12’)、像素电极(D11’)、存储电容(Cstg11’)、及液晶电容(CLC11’)；所述像素晶体管(Tr11’)包括栅极(g11’)、源极(s11’)、漏极(d11’)，所述控制晶体管(T12’)包括栅极(g12’)、源极(s12’)、漏极(d12’)；所述像素晶体管(Tr11’)的栅极(g11’)电性连接于栅极线(Gate11’)，所述像素晶体管(Tr11’)的源极(s11’)电性连接于数据线(Data11’)，所述像素晶体管(Tr11’)的漏极(d11’)电性连接于像素电极(D11’)，所述存储电容(Cstg11’)的上极板与液晶电容(CLC11’)的上极板连接后电性连接于像素电极(D11’)，所述存储电容(Cstg11’)的下极板电性连接于公共电极(VCOM11’)，所述液晶电容(CLC11’)的下极板电性连接于公共电极(VCOM11’)；所述控制晶体管(T12’)的源极(s12’)电性连接于像素电极(D11’)，所述控制晶体管(T12’)的栅极(g12’)电性连接于控制信号端，所述控制晶体管(T12’)的漏极(d12’)电性连接于公共电极(VCOM11’)；所述像素晶体管(Tr11’)与控制晶体管(T12’)均为薄膜晶体管；图1b中箭头标注的是像素点击漏电的路径。但是，这种模式工作时公共电极的负载较大，可能会影响显示品质。
发明内容
本发明的目的在于提供一种3D显示的像素插黑方法，在不增加面板功率消耗的情况下，实现3D的插黑功能，也不会额外增加公共电极线路的负载。
本发明的另一目的在于提供使用该3D显示的像素插黑方法的电路，通过控制信号使连接不同极性像素电极的薄膜晶体管导通，实现黑画面显示。
为实现上述目的，本发明提供一种3D显示的像素插黑方法，包括：
步骤100、提供数个提供数据信号的数据线、数个提供扫描信号的栅极线、及数个像素(P)，每一个像素连接一条数据线与一条栅极线，且每一个像素的极性与与其相邻的上下左右的像素的极性都是相反的；
步骤200、提供数个控制晶体管(T)，将不同极性的像素连接；
步骤300、提供数个控制信号端，与控制晶体管(T)电性连接，所述控制信号端施加低电压，控制晶体管(T)断开，所述控制信号端施加高电压，控制晶体管(T)导通。
所述步骤200中控制晶体管(T)将配置在同一列的第2n+1行像素与第2n+2行像素连接。
所述步骤200中控制晶体管(T)将配置在同一行的第2n+1列像素与第2n+2列像素连接。
所述步骤100中像素(P)可分为两个区，即上半部分的分区与下半部分的分区，所述上半部分的分区与下半部分的分区的极性相同。
所述步骤200中控制晶体管(T)将配置在同一列的第m行像素的下半部分的分区与第m+1行像素的上半部分的分区连接。
所述控制晶体管(T)导通时，正极性像素电压降低，而负极性的像素电压升高，最终达到公共电极电压附近。
本发明还提供使用该3D显示的像素插黑方法的电路，包括：提供数据信号的数个数据线(Data)、提供扫描信号的数个栅极线(Gate)、数个控制信号端、公共电极(VCOM)、由数据线(Data)与栅极线(Gate)限定的数个像素(P)、及数个控制晶体管(T)；所述每一个像素连接一条数据线与一条栅极线，所述像素(P)包括像素晶体管(Tr)、像素电极(D)、存储电容(Cstg)、及液晶电容(CLC)；所述控制晶体管(T)包括栅极(g)、源极(s)、漏极(d)，所述像素晶体管(Tr)包括第一栅极(g1)、第一源极(s1)、第一漏极(d1)；
配置在同一列的第2n+1行像素与第2n+2(n＝0，1，2…)行像素通过一个控制晶体管(T)连接；所述控制晶体管(T)的源极(s)电性连接于同一列的第2n+1行像素的像素电极(D)，所述控制晶体管(T)的漏极(d)电性连接于同一列的第2n+2行像素的像素电极(D)；所述配置在同一行的控制晶体管(T)的栅极(g)与某一条控制信号端公共连接；
配置在同一行的像素中像素晶体管(Tr)的第一栅极(g1)与某一条栅极线(Gate)公共连接，配置在同一列的像素中像素晶体管(Tr)的第一源极(s1)与某一条数据线(Date)公共连接；所述像素晶体管(Tr)的第一漏极(d1)电性连接于像素电极(D)；所述存储电容(Cstg)的上极板与液晶电容(CLC)的上极板连接后电性连接于像素电极(D)，所述存储电容(Cstg)的下极板电性连接于公共电极(VCOM)，所述液晶电容(CLC)的下极板电性连接于公共电极(VCOM)。
所述控制晶体管(T)与像素晶体管(Tr)均为薄膜晶体管。
所述每一像素(P)的极性与与其相邻的上下左右的像素的极性都是相反的。
本发明还提供一种使用该3D显示的像素插黑方法的电路，包括：提供数据信号的数个数据线(Data)、提供扫描信号的数个栅极线(Gate)、数个控制信号端、公共电极(VCOM)、由数据线(Data)与栅极线(Gate)限定的数个像素(P’)、及数个控制晶体管(T’)；所述每一个像素连接一条数据线与一条栅极线，所述像素(P’)包括像素晶体管(Tr’)、像素电极(D’)、存储电容(Cstg’)、及液晶电容(CLC’)；所述控制晶体管(T’)包括栅极(g’)、源极(s’)、漏极(d’)，所述像素晶体管(Tr’)包括第一栅极(g1’)、第一源极(s1’)、第一漏极(d1’)；
配置在同一行的第2n+1列像素与第2n+2(n＝0，1，2…)列像素通过一个控制晶体管(T’)连接；所述控制晶体管(T’)的源极(s’)电性连接于同一行的第2n+1列像素的像素电极(D’)，所述控制晶体管(T’)的漏极(d’)电性连接于同一行的第2n+2列像素的像素电极(D’)；所述配置在同一行的控制晶体管(T’)的栅极(g’)与某一条控制信号端公共连接；
配置在同一行的像素中像素晶体管(Tr’)的第一栅极(g1’)与某一条栅极线(Gate)公共连接；配置在同一列的像素中像素晶体管(Tr’)的第一源极(s1’)与某一条数据线(Data)公共连接；所述像素晶体管(Tr’)的第一漏极(d1’)电性连接于像素电极(D’)；所述存储电容(Cstg’)的上极板与液晶电容(CLC’)的上极板连接后电性连接于像素电极(D’)，所述存储电容(Cstg’)的下极板电性连接于公共电极(VCOM)，所述液晶电容(CLC’)的下极板电性连接于公共电极(VCOM)。
所述控制晶体管(T’)与像素晶体管(Tr’)均为薄膜晶体管。
所述每一像素(P’)的极性与与其相邻的上下左右的像素的极性都是相反的。
本发明还提供一种使用该3D显示的像素插黑方法的电路，包括：提供数据信号的数个数据线(Data)、提供扫描信号的数个栅极线(Gate)、数个控制信号端、公共电极(VCOM)、由数据线(Data)与栅极线(Gate)限定的数个像素(P”)、及数个控制晶体管(T”)；所述每一个像素连接一条数据线与一条栅极线，所述控制晶体管(T”)包括栅极(g”)、源极(s”)、漏极(d”)；所述像素(P”)分为两个区，即上半部分的分区(P1”)与下半部分的分区(P2”)；所述上半部分的分区(P1”)中的第一像素电极(D1”)与下半部分的分区(P2”)中的第二像素电极(D2”)的极性相同。所述上半部分的分区(P1”)包括第一像素晶体管(Tr1”)与第一像素电极(D1”)，所述下半部分的分区(P2”)包括第二像素晶体管(Tr2”)与第二像素电极(D2”)；所述第一像素晶体管(Tr1”)包括栅极(g1”)、源极(s1”)、漏极(d1”)，所述第二像素晶体管(Tr2”)包括栅极(g2”)、源极(s2”)、漏极(d2”)；所述第一像素晶体管(Tr1”)的漏极(d1”)电性连接于第一像素电极(D1”)，所述第二像素晶体管(Tr2”)的漏极(d2”)电性连接于第二像素电极(D2”)；配置于同一行的像素中第一像素晶体管(Tr1”)的栅极(g1”)与第二像素晶体管(Tr2”)的栅极(g2”)与某一条栅极线公共连接，配置在第m(m＝1，2…)行的像素中第一像素晶体管(Tr1”)的源极(s1”)与第二像素晶体管的源极(s2”)与某一条数据线公共连接，配置在第m+1行的像素中第一像素晶体管(Tr1”)的源极(s1”)与第二像素晶体管的源极(s2”)与另一条数据线公共连接。
配置在同一列的第m行像素的下半部分的分区(P2”)与第m+1行像素的上半部分的分区(P1”)通过一个控制晶体管(T”)连接；所述控制晶体管(T”)的源极(s”)电性连接于同一列的第m行像素下半部分的分区(P2”)的像素电极(D2”)，所述控制晶体管(T”)的漏极(d”)电性连接于同一列的第m+1行像素上半部分的分区(P1”)的像素电极(D1”)；配置在同一行的控制晶体管(T”)的栅极(g”)与某一条控制信号端公共连接。
所述控制晶体管(T”)、第一像素晶体管(Tr1”)、及第二像素晶体管(Tr2”)均为薄膜晶体管。
所述每一像素(P”)的极性与与其相邻的上下左右的像素的极性都是相反的。
本发明的有益效果：本发明提供一种3D显示的像素插黑方法及使用该方法的电路，针对现在常用的反转方式(列反转，行反转，点反转)，重新设计面板的3D插黑方式。在常用的反转方式中，面板正常显示时正负极性像素各占一半，本发明将不同极性的像素电极用薄膜晶体管导通，在需要进行插黑时，通过控制信号使连接不同极性像素电极的薄膜晶体管导通，这样正极性像素电压降低，而负极性的像素电压升高，最终达到公共电极电压附近，实现黑画面显示。这样的方式不会增加公共电极线路的负载，也不会增加整个面板的功率消耗，另外放电的薄膜晶体管源漏极之间的电压较大(正负像素电极)，放电速度也会有所提高。
为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
附图中，
图1a为现在常用的插黑电路结构图；
图1b为现在常用的另外一种插黑电路结构图；
图2为本发明3D显示的像素插黑方法流程图；
图3为本发明使用该方法的电路第一实施例的电路图；
图4为本发明使用该方法的电路第二实施例的电路图；
图5为本发明使用该方法的电路第三实施例的电路图。
具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
请参阅图2，本发明提供一种3D显示的像素插黑方法，包括：
步骤100、提供数个提供数据信号的数据线、数个提供扫描信号的栅极线、及数个像素(P)，每一个像素连接一条数据线与一条栅极线，且每一个像素的极性与与其相邻的上下左右的像素的极性都是相反的；
步骤200、提供数个控制晶体管(T)，将不同极性的像素连接；
步骤300、提供数个控制信号端，与控制晶体管(T)电性连接，所述控制信号端施加低电压，控制晶体管(T)断开，所述控制信号端施加高电压，控制晶体管(T)导通。
所述步骤200中控制晶体管(T)将配置在同一列的第2n+1行像素与第2n+2行像素连接。
所述步骤200中控制晶体管(T)将配置在同一行的第2n+1列像素与第2n+2列像素连接。
所述步骤100中像素(P)可分为两个区，即上半部分的分区与下半部分的分区，所述上半部分的分区与下半部分的分区的极性相同。
所述步骤200中控制晶体管(T)将配置在同一列的第m行像素的下半部分的分区与第m+1(m＝1，2，…)行像素的上半部分的分区连接。
所述控制晶体管(T)导通时，正极性像素电压降低，而负极性的像素电压升高，最终达到公共电极电压附近。
请参阅图3，为本发明使用该3D显示的像素插黑方法的电路第一实施例的电路图，这是一个点反转(Dot Inversion)的面板设计。图3中正号(+)和负号(-)表示像素电极电压的极性。包括：提供数据信号的数个数据线(Data)、提供扫描信号的数个栅极线(Gate)、数个控制信号端(Control signal)、公共电极(VCOM)、由数据线(Data)与栅极线(Gate)限定的数个像素(P)、及数个控制晶体管(T)；所述每一个像素连接一条数据线与一条栅极线，所述像素(P)包括像素晶体管(Tr)、像素电极(D)、存储电容(Cstg)、及液晶电容(CLC)；所述控制晶体管(T)包括栅极(g)、源极(s)、漏极(d)，所述像素晶体管(Tr)包括第一栅极(g1)、第一源极(s1)、第一漏极(d1)；
配置在同一列的第2n+1行像素与第2n+2(n＝0，1，2…)行像素通过一个控制晶体管(T)连接；所述控制晶体管(T)的源极(s)电性连接于同一列的第2n+1行像素的像素电极(D)，所述控制晶体管(T)的漏极(d)电性连接于同一列的第2n+2行像素的像素电极(D)；所述配置在同一行的控制晶体管(T)的栅极(g)与某一条控制信号端公共连接；
配置在同一行的像素中像素晶体管(Tr)的第一栅极(g1)与某一条栅极线(Gate)公共连接，配置在同一列的像素中像素晶体管(Tr)的第一源极(s1)与某一条数据线(Data)公共连接；所述像素晶体管(Tr)的第一漏极(d1)电性连接于像素电极(D)；所述存储电容(Cstg)的上极板与液晶电容(CLC)的上极板连接后电性连接于像素电极(D)，所述存储电容(Cstg)的下极板电性连接于公共电极(VCOM)，所述液晶电容(CLC)的下极板电性连接于公共电极(VCOM)。
所述控制晶体管(T)与像素晶体管(Tr)均为薄膜晶体管。
所述每一像素(P)的极性与与其相邻的上下左右的像素的极性都是相反的。
具体地，图3中箭头所示的路径是插黑时的电流通过路径，从正极性的像素电极流向负极性的像素电极，本发明使用该3D显示的像素插黑方法的电路第一实施例的工作过程为：在左眼和右眼画面写入时，控制信号端加低电压，此时控制晶体管(T)断开，当需要写入黑画面时，控制信号端加上高电压，控制晶体管(T)导通，由于同一列的第2n+1行像素与第2n+2行像素的极性相反，所以正极性的像素的电压会逐渐降低，负极性的像素的电压会逐渐升高，最终达到相同的电位，而且最终的电位和公共电极(VCOM)电压非常接近，面板呈现出黑画面。本发明和现有的像素电极放电至公共电极(VCOM)(请结合参阅图1b)相比，首先是降低了公共电极(VCOM)上的电流，从而减小了在公共电极(VCOM)上的功率消耗，其次公共电极(VCOM)的电位也更加稳定，有利于显示品质的提升。
本发明第一实施例的具体3D像素插黑方法为：
步骤100、提供数个提供数据信号的数据线(Data)、数个提供扫描信号的栅极线(Gate)、及数个像素(P)，每一个像素连接一条数据线与一条栅极线，且每一个像素的极性与与其相邻的上下左右的像素的极性都是相反的；
步骤200、提供数个控制晶体管(T)，将配置在同一列的第2n+1行像素与第2n+2行像素连接；
步骤300、提供数个控制信号端，与控制晶体管(T)电性连接，所述控制信号端施加低电压，控制晶体管(T)断开，所述控制信号端施加高电压，控制晶体管(T)导通。
对于行反转(Row Inversion)的面板，也可以使用相同的设计方法。
请参阅图4，为本发明使用该3D显示的像素插黑方法的电路第二实施例的电路图，这也是一个点反转的面板设计。图4中正号(+)和负号(-)表示像素电极电压的极性。包括：提供数据信号的数个数据线(Data)、提供扫描信号的数个栅极线(Gate)、数个控制信号端、公共电极(VCOM)、由数据线(Data)与栅极线(Gate)限定的数个像素(P’)、及数个控制晶体管(T’)；所述每一个像素连接一条数据线与一条栅极线，所述像素(P’)包括像素晶体管(Tr’)、像素电极(D’)、存储电容(Cstg’)、及液晶电容(CLC’)；所述控制晶体管(T’)包括栅极(g’)、源极(s’)、漏极(d’)，所述像素晶体管(Tr’)包括第一栅极(g1’)、第一源极(s1’)、第一漏极(d1’)；
配置在同一行的第2n+1列像素与第2n+2(n＝0，1，2…)列像素通过一个控制晶体管(T’)连接；所述控制晶体管(T’)的源极(s’)电性连接于同一行的第2n+1列像素的像素电极(D’)，所述控制晶体管(T’)的漏极(d’)电性连接于同一行的第2n+2列像素的像素电极(D’)；所述配置在同一行的控制晶体管(T’)的栅极(g’)与某一条控制信号端公共连接；
配置在同一行的像素中像素晶体管(Tr’)的第一栅极(g1’)与某一条栅极线(Gate)公共连接；配置在同一列的像素中像素晶体管(Tr’)的第一源极(s1’)与某一条数据线(Data)公共连接；所述像素晶体管(Tr’)的第一漏极(d1’)电性连接于像素电极(D’)；所述存储电容(Cstg’)的上极板与液晶电容(CLC’)的上极板连接后电性连接于像素电极(D’)，所述存储电容(Cstg’)的下极板电性连接于公共电极(VCOM)，所述液晶电容(CLC’)的下极板电性连接于公共电极(VCOM)。
所述控制晶体管(T’)与像素晶体管(Tr’)均为薄膜晶体管。
所述每一像素(P’)的极性与与其相邻的上下左右的像素的极性都是相反的。
具体地，图4中箭头所示的路径是插黑时的电流通过路径，从正极性的像素电极流向负极性的像素电极，本发明使用该3D显示的像素插黑方法的电路第二实施例的工作过程为：在左眼和右眼画面写入时，控制信号端加低电压，此时控制晶体管(T’)断开，当需要写入黑画面时，控制信号端加上高电压，此时控制晶体管(T’)导通，由于同一行的第2n+1列像素与第2n+2(n＝0，1，2…)列像素的极性相反，所以正极性的像素的电压会逐渐降低，负极性的像素的电压会逐渐升高，最终达到相同的电位，而且最终的电位和公共电极(VCOM)电压非常接近，面板呈现出黑画面。
本发明第二实施例的具体3D像素插黑方法为：
步骤100’、提供数个提供数据信号的数据线(Data)、数个提供扫描信号的栅极线(Gate)、及数个像素(P’)，每一个像素连接一条数据线与一条栅极线，且每一个像素的极性与与其相邻的上下左右的像素的极性都是相反的；
步骤200’、提供数个控制晶体管(T’)，配置在同一行的第2n+1列像素与第2n+2列像素连接；
步骤300’、提供数个控制信号端，与控制晶体管(T’)电性连接，所述控制信号端施加低电压，控制晶体管(T’)断开，所述控制信号端施加高电压，控制晶体管(T’)导通。
对于列反转(Column Inversion)的面板，也可以使用相同的设计方法。
在大尺寸的面板设计中，为了改善大视角色偏的问题，液晶像素中的像素单元往往都分为两个或者多个区(Domain)，这样的设计也可以采用本发明的方案来进行插黑。
请参阅图5，为本发明使用该3D显示的像素插黑方法的电路第三实施例的电路图，这也是一个点反转的面板设计。图5中箭头所示的路径是插黑时的电流通过路径；正号(+)和负号(-)表示像素电极电压的极性。包括：提供数据信号的数个数据线(Data)、提供扫描信号的数个栅极线(Gate)、数个控制信号端、公共电极(VCOM)、由数据线(Data)与栅极线(Gate)限定的数个像素(P”)、及数个控制晶体管(T”)；所述控制晶体管(T”)包括栅极(g”)、源极(s”)、漏极(d”)；所述每一个像素连接一条数据线与一条栅极线，所述像素(P”)分为两个区，即上半部分的分区(P1”)与下半部分的分区(P2”)；所述上半部分的分区(P1”)中的第一像素电极(D1”)与下半部分的分区(P2”)中的第二像素电极(D2”)的极性相同。所述上半部分的分区(P1”)包括第一像素晶体管(Tr1”)与第一像素电极(D1”)，所述下半部分的分区(P2”)包括第二像素晶体管(Tr2”)与第二像素电极(D2”)；所述第一像素晶体管(Tr1”)包括栅极(g1”)、源极(s1”)、漏极(d1”)，所述第二像素晶体管(Tr2”)包括栅极(g2”)、源极(s2”)、漏极(d2”)；所述第一像素晶体管(Tr1”)的漏极(d1”)电性连接于第一像素电极(D1”)，所述第二像素晶体管(Tr2”)的漏极(d2”)电性连接于第二像素电极(D2”)；配置于同一行的像素中第一像素晶体管(Tr1”)的栅极(g1”)与第二像素晶体管(Tr2”)的栅极(g2”)与某一条栅极线公共连接，配置在第m(m＝1，2…)行的像素中第一像素晶体管(Tr1”)的源极(s1”)与第二像素晶体管的源极(s2”)与某一条数据线公共连接，配置在第m+1行的像素中第一像素晶体管(Tr1”)的源极(s1”)与第二像素晶体管的源极(s2”)与另一条数据线公共连接。
配置在同一列的第m行像素的下半部分的分区(P2”)与第m+1行像素的上半部分的分区(P1”)通过一个控制晶体管(T”)连接；所述控制晶体管(T”)的源极(s”)电性连接于同一列的第m行像素下半部分的分区(P2”)的像素电极(D2”)，所述控制晶体管(T”)的漏极(d”)电性连接于同一列的第m+1行像素上半部分的分区(P1”)的像素电极(D1”)；配置在同一行的控制晶体管(T”)的栅极(g”)与某一条控制信号端公共连接。
所述控制晶体管(T”)、第一像素晶体管(Tr1”)、及第二像素晶体管(Tr2”)均为薄膜晶体管。
所述每一像素(P”)的极性与与其相邻的上下左右的像素的极性都是相反的。
具体地，本发明使用该3D显示的像素插黑方法的电路第三实施例的工作过程为：在写入左眼和右眼信号时，控制信号端加低电压，控制晶体管(T”)断开，像素正常充电。当需要插入黑画面时，控制信号端加高电压，控制晶体管(T”)导通，就能使正极性的像素电压降低，负极性的像素电压升高，最终趋于公共电极电压，实现黑画面的显示。
本发明第三实施例的具体3D像素插黑方法为：
步骤100”、提供数个提供数据信号的数据线(Data)、数个提供扫描信号的栅极线(Gate)、及数个像素(P”)，每一个像素连接一条数据线与一条栅极线，且每一个像素的极性与与其相邻的上下左右的像素的极性都是相反的；所述像素(P”)分为上半部分的分区(P1”)与下半部分的分区(P2”)；
步骤200”、提供数个控制晶体管(T”)，将配置在同一列的第m行像素的下半部分的分区(P2”)与第m+1行像素的上半部分的分区(P1”)连接；
步骤300”、提供数个控制信号端，与控制晶体管(T”)电性连接，所述控制信号端施加低电压，控制晶体管(T”)断开，所述控制信号端施加高电压，控制晶体管(T”)导通。
综上所述，本发明提供一种3D显示的像素插黑方法及使用该方法的电路，针对现在常用的反转方式(列反转，行反转，点反转)，重新设计面板的3D插黑方式。在常用的反转方式中，面板正常显示时正负极性像素各占一半，本发明将不同极性的像素电极用薄膜晶体管导通，在需要进行插黑时，通过控制信号使连接不同极性像素电极的薄膜晶体管导通，这样正极性像素电压降低，而负极性的像素电压升高，最终达到公共电极电压附近，实现黑画面显示。这样的方式不会增加公共电极线路的负载，也不会增加整个面板的功率消耗，另外放电的薄膜晶体管源漏极之间的电压较大(正负像素电极)，放电速度也会有所提高。
以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明权利要求的保护范围。

Claims (15)

1.一种3D显示的像素插黑方法，其特征在于，包括：
步骤100、提供数个提供数据信号的数据线、数个提供扫描信号的栅极线、及数个像素(P)，每一个像素连接一条数据线与一条栅极线，且每一个像素的极性与与其相邻的上下左右的像素的极性都是相反的；
步骤200、提供数个控制晶体管(T)，将不同极性的像素连接；
步骤300、提供数个控制信号端，与控制晶体管(T)电性连接，所述控制信号端施加低电压，控制晶体管(T)断开，所述控制信号端施加高电压，控制晶体管(T)导通。
2.如权利要求1所述的3D显示的像素插黑方法，其特征在于，所述步骤200中控制晶体管(T)将配置在同一列的第2n+1行像素与第2n+2行像素连接。
3.如权利要求1所述的3D显示的像素插黑方法，其特征在于，所述步骤200中控制晶体管(T)将配置在同一行的第2n+1列像素与第2n+2列像素连接。
4.如权利要求1所述的3D显示的像素插黑方法，其特征在于，所述步骤100中像素(P)可分为两个区，即上半部分的分区与下半部分的分区，所述上半部分的分区与下半部分的分区的极性相同。
5.如权利要求4所述的3D显示的像素插黑方法，其特征在于，所述步骤200中控制晶体管(T)将配置在同一列的第m行像素的下半部分的分区与第m+1行像素的上半部分的分区连接。
6.如权利要求1所述的3D显示的像素插黑方法，其特征在于，所述控制晶体管(T)导通时，正极性像素电压降低，而负极性的像素电压升高，最终达到公共电极电压附近。
7.一种使用如权利要求1所述的3D显示的像素插黑方法的电路，其特征在于，包括：提供数据信号的数个数据线(Data)、提供扫描信号的数个栅极线(Gate)、数个控制信号端、公共电极(VCOM)、由数据线(Data)与栅极线(Gate)限定的数个像素(P)、及数个控制晶体管(T)；所述每一个像素连接一条数据线与一条栅极线，所述像素(P)包括像素晶体管(Tr)、像素电极(D)、存储电容(Cstg)、及液晶电容(CLC)；所述控制晶体管(T)包括栅极(g)、源极(s)、漏极(d)，所述像素晶体管(Tr)包括第一栅极(g1)、第一源极(s1)、第一漏极(d1)；
配置在同一列的第2n+1行像素与第2n+2行像素通过一个控制晶体管(T)连接；所述控制晶体管(T)的源极(s)电性连接于同一列的第2n+1行像素的像素电极(D)，所述控制晶体管(T)的漏极(d)电性连接于同一列的第2n+2行像素的像素电极(D)；所述配置在同一行的控制晶体管(T)的栅极(g)与某一条控制信号端公共连接；
配置在同一行的像素中像素晶体管(Tr)的第一栅极(g1)与某一条栅极线(Gate)公共连接，配置在同一列的像素中像素晶体管(Tr)的第一源极(s1)与某一条数据线(Data)公共连接；所述像素晶体管(Tr)的第一漏极(d1)电性连接于像素电极(D)；所述存储电容(Cstg)的上极板与液晶电容(CLC)的上极板连接后电性连接于像素电极(D)，所述存储电容(Cstg)的下极板电性连接于公共电极(VCOM)，所述液晶电容(CLC)的下极板电性连接于公共电极(VCOM)。
8.如权利要求7所述的使用该3D显示的像素插黑方法的电路，其特征在于，所述控制晶体管(T)与像素晶体管(Tr)均为薄膜晶体管。
9.如权利要求7所述的使用该3D显示的像素插黑方法的电路，其特征在于，所述每一像素(P)的极性与与其相邻的上下左右的像素的极性都是相反的。
10.一种使用如权利要求1所述的3D显示的像素插黑方法的电路，其特征在于，包括：提供数据信号的数个数据线(Data)、提供扫描信号的数个栅极线(Gate)、数个控制信号端、公共电极(VCOM)、由数据线(Data)与栅极线(Gate)限定的数个像素(P’)、及数个控制晶体管(T’)；所述每一个像素连接一条数据线与一条栅极线，所述像素(P’)包括像素晶体管(Tr’)、像素电极(D’)、存储电容(Cstg’)、及液晶电容(CLC’)；所述控制晶体管(T’)包括栅极(g’)、源极(s’)、漏极(d’)，所述像素晶体管(Tr’)包括第一栅极(g1’)、第一源极(s1’)、第一漏极(d1’)；
配置在同一行的第2n+1列像素与第2n+2列像素通过一个控制晶体管(T’)连接；所述控制晶体管(T’)的源极(s’)电性连接于同一行的第2n+1列像素的像素电极(D’)，所述控制晶体管(T’)的漏极(d’)电性连接于同一行的第2n+2列像素的像素电极(D’)；所述配置在同一行的控制晶体管(T’)的栅极(g’)与某一条控制信号端公共连接；
配置在同一行的像素中像素晶体管(Tr’)的第一栅极(g1’)与某一条栅极线(Gate)公共连接；配置在同一列的像素中像素晶体管(Tr’)的第一源极(s1’)与某一条数据线(Data)公共连接；所述像素晶体管(Tr’)的第一漏极(d1’)电性连接于像素电极(D’)；所述存储电容(Cstg’)的上极板与液晶电容(CLC’)的上极板连接后电性连接于像素电极(D’)，所述存储电容(Cstg’)的下极板电性连接于公共电极(VCOM)，所述液晶电容(CLC’)的下极板电性连接于公共电极(VCOM)。
11.如权利要求10所述的使用该3D显示的像素插黑方法的电路，其特征在于，所述控制晶体管(T’)与像素晶体管(Tr’)均为薄膜晶体管。
12.如权利要求10所述的使用该3D显示的像素插黑方法的电路，其特征在于，所述每一像素(P’)的极性与与其相邻的上下左右的像素的极性都是相反的。
13.一种使用如权利要求1所述的3D显示的像素插黑方法的电路，其特征在于，包括：提供数据信号的数个数据线(Data)、提供扫描信号的数个栅极线(Gate)、数个控制信号端、公共电极(VCOM)、由数据线(Data)与栅极线(Gate)限定的数个像素(P”)、及数个控制晶体管(T”)；所述每一个像素连接一条数据线与一条栅极线；
所述控制晶体管(T”)包括栅极(g”)、源极(s”)、漏极(d”)；所述像素(P”)分为两个区，即上半部分的分区(P1”)与下半部分的分区(P2”)；所述上半部分的分区(P1”)中的第一像素电极(D1”)与下半部分的分区(P2”)中的第二像素电极(D2”)的极性相同；所述上半部分的分区(P1”)包括第一像素晶体管(Tr1”)与第一像素电极(D1”)，所述下半部分的分区(P2”)包括第二像素晶体管(Tr2”)与第二像素电极(D2”)；所述第一像素晶体管(Tr1”)包括栅极(g1”)、源极(s1”)、漏极(d1”)，所述第二像素晶体管(Tr2”)包括栅极(g2”)、源极(s2”)、漏极(d2”)；所述第一像素晶体管(Tr1”)的漏极(d1”)电性连接于第一像素电极(D1”)，所述第二像素晶体管(Tr2”)的漏极(d2”)电性连接于第二像素电极(D2”)；
配置于同一行的像素中第一像素晶体管(Tr1”)的栅极(g1”)与第二像素晶体管(Tr2”)的栅极(g2”)与某一条栅极线公共连接，配置在第m行的像素中第一像素晶体管(Tr1”)的源极(s1”)与第二像素晶体管的源极(s2”)与某一条数据线公共连接，配置在第m+1行的像素中第一像素晶体管(Tr1”)的源极(s1”)与第二像素晶体管的源极(s2”)与另一条数据线公共连接；
配置在同一列的第m行像素的下半部分的分区(P2”)与第m+1行像素的上半部分的分区(P1”)通过一个控制晶体管(T”)连接；所述控制晶体管(T”)的源极(s”)电性连接于同一列的第m行像素下半部分的分区(P2”)的像素电极(D2”)，所述控制晶体管(T”)的漏极(d”)电性连接于同一列的第m+1行像素上半部分的分区(P1”)的像素电极(D1”)；配置在同一行的控制晶体管(T”)的栅极(g”)与某一条控制信号端公共连接。
14.如权利要求13所述的使用该3D显示的像素插黑方法的电路，其特征在于，所述控制晶体管(T”)、第一像素晶体管(Tr1”)、及第二像素晶体管(Tr2”)均为薄膜晶体管。
15.如权利要求13所述的使用该3D显示的像素插黑方法的电路，其特征在于，所述每一像素(P”)的极性与与其相邻的上下左右的像素的极性都是相反的。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104581131A (zh) * 2015-01-30 2015-04-29 京东方科技集团股份有限公司 像素结构、阵列基板及其控制方法和显示器件
CN108169935A (zh) * 2017-12-19 2018-06-15 武汉华星光电技术有限公司 拦截显示面板的漏电像素的方法及显示面板
CN109147689A (zh) * 2018-08-21 2019-01-04 惠州市华星光电技术有限公司 液晶显示器及其伽马曲线的调整方法
WO2023240702A1 (zh) * 2022-06-16 2023-12-21 武汉华星光电技术有限公司 一种像素驱动电路及显示面板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1740857A (zh) * 2005-09-07 2006-03-01 友达光电股份有限公司 插入黑画面的方法
CN201069506Y (zh) * 2007-07-30 2008-06-04 上海广电光电子有限公司 液晶显示装置
KR20120050114A (ko) * 2010-11-10 2012-05-18 삼성모바일디스플레이주식회사 액정 표시 장ㅊ치 및 그 구동 방법
US20120162206A1 (en) * 2010-12-24 2012-06-28 Nam Daehyun Stereoscopic image display and method for driving the same
CN102789094A (zh) * 2012-07-26 2012-11-21 深圳市华星光电技术有限公司 立体影像显示系统

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101345675B1 (ko) * 2007-02-15 2013-12-30 삼성디스플레이 주식회사 액정표시장치
JP2008242144A (ja) * 2007-03-28 2008-10-09 Sharp Corp 液晶表示装置ならびにその駆動回路および駆動方法
JP5264100B2 (ja) * 2007-04-20 2013-08-14 三菱電機株式会社 液晶表示装置
WO2010103726A1 (ja) * 2009-03-13 2010-09-16 シャープ株式会社 アレイ基板、液晶パネル、液晶表示装置、テレビジョン受像機
TWI431606B (zh) * 2010-12-31 2014-03-21 Au Optronics Corp 立體顯示器及其驅動方法
CN102445796B (zh) * 2011-07-22 2014-03-26 深圳市华星光电技术有限公司 液晶显示装置及其插黑方法
CN102998830B (zh) * 2012-12-12 2015-01-07 京东方科技集团股份有限公司 一种液晶显示面板的驱动方法以及液晶显示器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1740857A (zh) * 2005-09-07 2006-03-01 友达光电股份有限公司 插入黑画面的方法
CN201069506Y (zh) * 2007-07-30 2008-06-04 上海广电光电子有限公司 液晶显示装置
KR20120050114A (ko) * 2010-11-10 2012-05-18 삼성모바일디스플레이주식회사 액정 표시 장ㅊ치 및 그 구동 방법
US20120162206A1 (en) * 2010-12-24 2012-06-28 Nam Daehyun Stereoscopic image display and method for driving the same
CN102789094A (zh) * 2012-07-26 2012-11-21 深圳市华星光电技术有限公司 立体影像显示系统

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104581131A (zh) * 2015-01-30 2015-04-29 京东方科技集团股份有限公司 像素结构、阵列基板及其控制方法和显示器件
CN104581131B (zh) * 2015-01-30 2017-07-07 京东方科技集团股份有限公司 像素结构、阵列基板及其控制方法和显示器件
US10210839B2 (en) 2015-01-30 2019-02-19 Boe Technology Group Co., Ltd. Pixel structure, array substrate and method for controlling the same, and display device
CN108169935A (zh) * 2017-12-19 2018-06-15 武汉华星光电技术有限公司 拦截显示面板的漏电像素的方法及显示面板
CN109147689A (zh) * 2018-08-21 2019-01-04 惠州市华星光电技术有限公司 液晶显示器及其伽马曲线的调整方法
WO2023240702A1 (zh) * 2022-06-16 2023-12-21 武汉华星光电技术有限公司 一种像素驱动电路及显示面板

Also Published As

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