CN103975288B - 包括低功率状态的进入和退出等待时间减少的能效和节能的方法和系统 - Google Patents

包括低功率状态的进入和退出等待时间减少的能效和节能的方法和系统 Download PDF

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Abstract

描述了用于低功率状态的进入和退出等待时间减少的系统和方法。在一个实施例中，一种计算机实现方法发起能效低功率状态(例如深度休眠状态)以减少设备的功耗。该方法设定供电电压，该供电电压向双电源阵列提供足够的功率以保持状态。在该低功率状态下，对逻辑掉电。

Description

包括低功率状态的进入和退出等待时间减少的能效和节能的 方法和系统
技术领域
本公开涉及包括低功率状态的进入和退出等待时间减少以降低能耗的能效和节能的方法和系统，。
背景技术
计算机系统和处理器的功率管理技术一般使用休眠状态。例如，为了在处理器空闲时节能，可命令处理器进入低功率状态或休眠状态。这些状态通常从处理器中的空闲单元切断时钟信号和功率。通过切断时钟、降低电压或完全关机来停止的单元越多，可节省的能量越多。然而，被关闭的电路和信号越多，处理器苏醒所需的时间越多。这些功率状态被称为C-状态(例如C0-C6)，其中C0是处理器完全打开的操作状态，而C6是将一个或多个处理器的内部电压降低至包括0伏的任何值的深度休眠状态。C6经受长等待时间(几十微秒)并且对于少于几百微秒的停工时间(dead time)无法有效地使用C6。
此外，软件低效及其对硬件的需要也已造成计算设备能耗的增加。事实上，一些研究表明，计算设备消耗国家(例如美国)的整个电力供给的相当大比重。结果，对于与集成电路关联的能效和节能具有重大需求。随着服务器、台式计算机、笔记本计算机、超级本、平板计算机、移动电话、处理器、嵌入式系统等变得越来越普及(从引入到典型计算机、汽车和电视机至生物技术)，这些需求将增加。
附图说明
本发明的各实施例在各附图中是作为示例而非作为限制示出的，在附图中：
图1示出根据本发明一个实施例的具有功率控制的系统100的框图，该功率控制用于降低低功率状态的进入和退出等待时间以减少功耗；
图2示出根据本发明一个实施例的双电源设计的控制器架构200的框图；
图3示出根据本发明另一实施例的双电源设计的控制器架构300的框图；
图4示出根据本发明一个实施例的计算机实现方法400的一个实施例的流程图，该方法用于通过设备的控制器控制逻辑的供电；
图5示出根据本发明一个实施例的计算机实现方法500的一个实施例的流程图，该方法用于通过设备的控制器控制在活动状态期间对阵列的供电；
图6示出根据本发明一个实施例的计算机实现方法600的一个实施例的流程图，该方法用于通过设备的控制器控制在低功率状态(例如深度休眠状态)期间对阵列的供电；
图7是根据本发明一个实施例的系统1300的框图；
图8是根据本发明实施例的第二系统1400的框图；
图9是根据本发明实施例的第三系统1500的框图；
图10示出功能框图，其示出根据本发明一个实施例实现的系统1600。
具体实施方式
描述了用于低功率状态的进入和退出等待时间减少以降低功耗的系统和方法。本发明的实施例通过使用基于双电源的阵列设计提供对深度休眠功率状态(例如C6)的快速能效进入和能效退出。典型地，等待时间的相当大部分被微架构保存和恢复操作消耗。长退出和进入等待时间使功率管理系统很少使用深度休眠状态。由此，在系统层面，深度休眠功率状态的总功率降低潜力仍然远远未充分利用。进入和退出等待时间的状态保存和恢复组件通过将辅助电源重新目的化为用于状态保持而被省去。在现有方法中，这种辅助电源仅用于改进最小供电电平。一般保持芯片上的本地存储器内容的阵列限制了最低电压操作。双电源阵列的重新目的化通过保持架构的状态对深度休眠状态等待时间提供帮助。本设计与软件功率控制算法对接以控制被提供给逻辑和阵列的功率之间的差异。
尽管下面的实施例是参照例如计算平台或微处理器之类的特定集成电路中的节能和能效来描述的，然而其它实施例适用于其它类型的集成电路和逻辑设备。本文描述的实施例的相似技术和教导可适用于可从更好的能效和节能中得益的其它类型的电路或半导体设备。例如，披露的实施例不仅限于台式计算机系统，也可用于其它设备，例如手持设备、片上系统(SOC)和嵌入式应用。手持设备的一些例子包括蜂窝电话、互联网协议设备、数字相机、个人数字助理(PDA)和手持PC。嵌入式应用一般包括微控制器、数字信号处理器(DSP)、片上系统、网络计算机(上网本)、机顶盒、网络中枢、广域网(WAN)交换机或能执行下面示教的功能和操作的任何其它系统。此外，本文描述的装置、方法和系统不限于物理计算设备，而是也涉及对节能和能效的软件优化。如从下面的描述中变得更清楚的，本文描述的方法、装置和系统的实施例(不管是针对硬件、固件、软件或其组合)对于“绿色技术”未来是至关重要的，例如涵盖美国经济的很大一部分的产品中的节能和能效。
在以下描述中，诸如信号和总线的逻辑实现、大小和名称、系统组件的类型和相互关系的许多具体细节以及逻辑分区/整合选择被阐述以提供更透彻的理解。然而，本领域技术人员将理解，没有这些具体细节也可实施本发明的实施例。在其它实例中，控制结构和门级电路尚未被详细示出以避免使本发明的实施例变得晦涩。本领域技术人员利用所包括的描述将能在无需过度实验的情况下实现适当的逻辑电路。
在下面的描述中，使用某些命名来描述本发明的实施例的特征。例如，术语“逻辑”表示被配置成执行一个或多个功能的硬件和/或软件。例如，“硬件”的例子包括，但不限于或不约束于，集成电路、有限状态机或甚至组合逻辑。集成电路可表现为处理器的形式，例如微处理器、专用集成电路、数字信号处理器、微控制器等。芯片之间的互连可以是点对点的，或者每个可以是多点配置，或者其中一些可以是点对点的而其它一些是多点配置。
图1示出根据本发明一个实施例的具有功率控制的系统100的框图，该功率控制用于减少低功率状态的进入和退出等待时间以减少功耗。系统100包括控制器110(例如CPU核、功率控制单元、微控制器、混合式设备)，其具有能存储在控制器上或与之关联的功率控制软件。对于CPU核，功率控制软件可以是固件。替代地，微控制器或功率控制单元可存储功率控制软件110。控制器110经由来自传感器123的信号134和来自电压调节器124的信号121接收一个或多个输入122(例如功率、温度、老化速度等)。来自电压调节器的输入基于电源130和电源132的电压。功率门控制125产生功率门控制信号143-145以分别控制功率门146-148的位置，使其开或关。VF控制器127产生输出、频率控制128和电压控制129，以分别控制时钟发生器126的频率和电压调节器124的电压。时钟信号129被提供给各模块，包括功率控制下的设备180的逻辑模块160和阵列162(例如寄存器文件，SRAM)。电压调节器124也可位于芯片外，而不是位于设备上。选择114允许阵列162的全局控制(控制器110)或本地控制(本地控制器170)。
逻辑部分(例如逻辑模块160)通过门控供电提供电力，并且功率门通过主控制器110打开或关闭。门147、148可通过主控制器或本地控制器受到控制。然而，包括可保持架构状态的阵列的阵列162通过双电源130、132(例如双-Vcc)来供电。尽管主控制器110可能是控制双电源的值的唯一控制器，但是对双电源轨的控制位于主控制器110或者位于本地控制器170。在能效的深度休眠(例如C6)中，主控制器110使用软件来控制电源130来使阵列维持在保持电压下供电以保留架构状态信息。电源132被设为零并且逻辑模块160被掉电。在活动状态下，软件允许阵列162本地地控制和选择电源。阵列162优化最小供电电压电平(例如Vccmin)、功率耗散或阵列面积效率。在这种情形下，电源130的电压比电源132的电压更高。逻辑模块160再次接收电源132，而在本地控制器170控制向阵列162的供电的情况下，阵列162)从电源130、132两者接收供电。本地控制器170耦合至复用器151、152以控制功率门147、148。
在一个实施例中，系统包括控制器110和耦合至控制器的设备180，如图1所示。该设备包括一个或多个逻辑模块160、一个或多个阵列162(例如双电源阵列)。电源132适应性地耦合至一个或多个逻辑模块以及一个或多个阵列。电源130适应性地耦合至一个或多个阵列。控制器110通过以下来配置：执行软件功率控制指令以发起设备的能效低功率状态以减少功耗，对一个或多个逻辑模块的掉电，将电源130耦合至一个或多个阵列，并将电源130的电压设定至充分保持电压以保留一个或多个阵列中的架构状态。阵列162包括本地控制器。电压调节器124从控制器接收电压控制输入并提供电源130、132。功率门146适应性地将电源132耦合至逻辑模块160。功率门147适应性地将电源132耦合至阵列162并且功率门148适应性地将电源130耦合至阵列162。
在一个实施例中，控制器被配置成发起设备的活动功率状态并通过电源132对逻辑模块160上电。逻辑控制器170被配置成将电源130、132耦合至阵列162，同时控制器为电源设定电压。控制器与功率控制算法对接以控制被提供给逻辑模块和阵列的电压。当前设计对双电源阵列162重新目的化，以通过维持架构状态来帮助低功率状态(例如深度休眠状态)等待时间。当前设计显著地减小了泄漏功率(例如对C6下降至相比较高休眠状态的可能值的大约20％)。当前设计相比之前的方法实现较低的最小电压电平(Vccmin)和/或更好的阵列效率。一种之前的方法使用硬件加速来加速状态保存和恢复操作。然而，硬件复杂随边际效益惊人地增加。例如，为保存和恢复操作添加独立的通道和状态机可用来加速这些操作。
图2示出根据本发明一个实施例的双电源设计的控制器架构200的框图。控制器210从速度传感器220、温度传感器230和硅片老化传感器240接收输入221-223。控制器210将输出信号211发送至向逻辑供电的电压调节器250，并将输出信号212发送至向阵列供电的电压调节器260。
电压调节器250、260可并排地供使用以提供双Vcc。这种情形可能出现在具有若干可用电压调节器的系统中。在这些情形下，控制器从所有传感器提取输入并直接地控制这两个电压调节器。控制器210可实现电源(例如Vcc逻辑)算法以计算逻辑的供电电压。控制器210可实现电源(例如Vcc阵列)算法以计算阵列的供电电压。
图3示出根据本发明另一实施例的双电源设计的控制器架构300的框图。控制器310和312各自从速度传感器320、温度传感器322和硅片老化传感器324接收输入325-327。控制器架构300示出对于一个全局电压调节器360可供使用并且第二供电电压通过本地电压调节器370产生的情况的设计。在这种情形下，全局电压调节器360产生用于逻辑的供电电压。控制器312可实现逻辑电源(例如Vcc逻辑)算法以基于传感器数据计算经由对逻辑电源350的输出315的供电电压。逻辑电源350产生逻辑输出信号351，用于调整电压调节器360。
控制器310实现Δ电源(例如ΔVcc)算法以基于传感器数据和逻辑的供电电压来计算Δ电源。在一个实施例中，Δ电源是基于阵列的供电电压和逻辑的供电电压之差来计算的。Δ电源(即辅助电压的差异)被计算并使用，以经由输出信号316、Δ信号331、逻辑输出352和本地调整信号341控制阵列的电压。本地调整340基于来自Δ电源330和逻辑电源350的输出331、352对本地电压调节器370作出任何必要的本地调整。本地调节器370将电源提供给阵列。
图4示出根据本发明一个实施例的计算机实现方法400的一个实施例的流程图，该方法400用于通过设备的控制器控制对逻辑的供电。方法400是通过处理逻辑来执行的，该处理逻辑可包括硬件(电路、专用逻辑等)、软件(例如运行在通用计算机系统或专用机器或设备上的软件)或两者的组合。在一个实施例中，方法400是通过与本文讨论的设备或系统关联的处理逻辑来执行的，该设备或系统例如是如结合图2和图3描述的实现对逻辑的电源(例如Vcc逻辑)算法的主控制器。
在框402，处理逻辑对逻辑的活动完全操作状态发起电源算法，并为逻辑的电源设定默认安全电压电平。处理逻辑在框404基于一个或多个输入(例如逻辑速度传感器)为设备的逻辑计算预测最大频率(Fmax)。低功率状态可将预测频率限制于与正常功率状态不同(较低)的频率。在框405，处理逻辑确定预测Fmax是否过高或过低。如果预测的Fmax高，则处理逻辑在框406减小对逻辑的供电。如果处理逻辑确定Fmax过低，则处理逻辑在框408增加供电，以例如维持安全的保护带电压。如果预测Fmax不是过高或过低，则流程前进至框410。
在框410，处理逻辑基于逻辑的温度传感器计算逻辑的温度，并随后补偿逻辑的供电电压(如果需要的话)。在框412，处理逻辑基于来自逻辑老化传感器的输入来计算逻辑的预测操作寿命。在框414，处理逻辑计算逻辑的老化并补偿供电电压(如果需要的话)。在框416，处理逻辑基于方法400的计算来计算所需的供电电压。该电压用于方法400的后续迭代。在框416之后，设备回到框404。
图5示出根据本发明一个实施例的计算机实现方法500的一个实施例的流程图，该方法500用于通过设备的控制器控制在活动状态期间对阵列的供电。方法500是通过处理逻辑来执行的，该处理逻辑可包括硬件(电路、专用逻辑等)、软件(例如运行在通用计算机系统或专用机器或设备上的软件)或两者的组合。在一个实施例中，方法500是通过与本文讨论的设备或系统关联的处理逻辑来执行的，该设备或系统例如是如结合图2和图3描述的实现的电源(例如Vcc阵列)算法的主控制器。
在框502，处理逻辑对阵列的活动完全操作状态发起电源算法，并为阵列的供电设定默认安全电压电平。处理逻辑在框504基于一个或多个输入(例如阵列速度传感器)计算设备阵列的预测最大频率(Fmax)。低功率状态可将预测频率限制于与正常功率状态不同的(较低)频率。在框505，处理逻辑确定预测Fmax是否过高或过低。如果预测的Fmax高，则处理逻辑在框506减小对阵列的供电。如果处理逻辑确定Fmax过低，则处理逻辑在框508增加供电，以例如维持安全的保护带电压。如果预测Fmax不是过高或过低，则流程前进至框510。
在框510，处理逻辑基于阵列的温度传感器计算阵列的温度，并随后补偿供电电压(如果需要的话)。在框512，处理逻辑基于来自阵列老化传感器的输入来计算阵列的预测操作寿命。在框514，处理逻辑计算阵列的老化并补偿供电电压(如果需要的话)。在框516，处理逻辑基于方法500的计算来计算阵列所需的供电电压。该电压用于方法500的后续迭代。在框516之后，设备回到框504。
图6示出根据本发明一个实施例的计算机实现方法600的一个实施例的流程图，该方法600用于通过控制器在低功率状态(例如深度休眠状态)期间控制对阵列的供电。方法600是通过处理逻辑来执行的，该处理逻辑可包括硬件(电路、专用逻辑等)、软件(例如运行在通用计算机系统或专用机器或设备上的软件)或两者的组合。在一个实施例中，方法600是通过与本文讨论的设备或系统关联的处理逻辑来执行的，该设备或系统例如是如结合图2和图3描述的实现的电源(例如Vcc阵列)算法的主控制器。
在框602，处理逻辑对阵列(例如双电源阵列)的低功率状态发起电源算法以减少能耗并设定默认安全电压电平用于使用阵列保持架构状态。架构状态可关联于在低功率状态期间掉电的处理核的架构。
在框610，处理逻辑基于阵列的温度传感器计算阵列的温度，并随后补偿供电电压(如果需要的话)。在框612，处理逻辑基于来自阵列老化传感器的输入来计算阵列的预测操作寿命。在框614，处理逻辑计算阵列的老化并补偿供电电压(如果需要的话)。在框616，处理逻辑基于方法600的计算来计算阵列所需的供电电压。该电压用于方法600的后续迭代。在框616之后，设备回到框610。
图7示出根据本发明一个实施例的系统1300的框图。系统300可包括一个或多个处理器1310、1315，它们耦合至图形存储器控制器中枢(GMCH)1320。附加处理器1315的选择属性用虚线表示在图8中。图7示出GMCH 1320可耦合至存储器1340，该存储器1340例如可以是动态随机存取存储器(DRAM)。DRAM对于至少一个实施例可关联于非易失性高速缓存。处理器中的一个或多个可包括功率控制模块1311(例如系统100、控制器架构200、控制器架构300)，该功率控制模块1311具有用于实现本发明实施例的功率控制软件。
GMCH 1320可以是芯片集，或芯片集的一部分。GMCH 1320可与处理器1310、1315通信并控制处理器1310、1315和存储器1340之间的交互。GMCH 1320也可充当处理器1310、1315和系统1300的其它元件之间的加速总线接口。对于至少一个实施例，GMCH 1320经由例如前端总线(FSB)1395之类的多点总线与处理器1310、1315通信。
此外，GMCH 1320耦合至显示器1345(例如平板显示器)。GMCH 1320可包括集成的图形加速器。GMCH 1320进一步耦合至输入/输出(I/O)控制器中枢(ICH)1350，该ICH 1350可用来将多个外设设备耦合至系统1300。例如图8的实施例中示出可以是耦合至ICH 1350的分立图形设备的外部图形设备1360以及另一外设设备1370。
替代地，附加或不同的处理器也可出现在系统1300中。例如，附加处理器1315可包括与处理器1310相同的附加处理器、与处理器1310异质或不对称的附加处理器、加速器(例如图形加速器或数字信号处理器(DSP)单元)、现场可编程门阵列或任何其它处理器。就优点度量谱而言物理资源1319、1315之间可能有多种差异，该优点度量谱包括架构、微架构、热、功耗特性等等。这些差异可将它们本身有效地表现为在处理元件1310、1315之间的不对称性和异质性。对于至少一个实施例，多种处理元件1310、1315可留驻在同一管芯封装件内。
现在参照图8，其中示出了根据本发明实施例的第二系统1400的框图。如图8所示，多处理器系统1400是点对点互连系统，并包括经由点对点互连1450耦合的第一处理器1470和第二处理器1480。替代地，处理器1470、1480中的一个或多个可以是处理器以外的元件，例如加速器或现场可编程门阵列。尽管图中仅示出两个处理器1470、1480，但要理解本发明的实施例的范围不限于此。在其它实施例中，一个或多个附加处理元件可出现在给定的处理器中。处理器中的一个或多个可包括功率控制模块1471或1481(例如系统100、控制器架构200、控制器架构300)，该功率控制模块1471或1481具有用于实现本发明实施例的功率控制软件。
处理器1470可进一步包括集成存储器控制器中枢(IMC)1472和点对点(P-P)接口1476、1478。类似地，第二处理器1480可包括IMC 1482和P-P接口1486、1488。处理器1470、1480可使用点对点(PtP)接口电路1478、1488经由PtP接口1450交换数据。如图9所示，IMC1472、1482将处理器耦合至相应存储器，即存储器1442和存储器1444，这些存储器可以是本地地附连至相应处理器的主存储器的一部分。
处理器1470、1480可各自使用点对点接口电路1476、1494、1486、1498经由各P-P接口1452、1454与芯片集1490交换数据。芯片集1490也可经由高性能图形接口1439与高性能图形电路1438交换数据。
可在两个处理器外部的任一个处理器中包括共享高速缓存(未示出)，并经由p2p互连与这些处理器连接，从而如果将处理器置于低功率状态时，可将任一个或两个处理器的本地高速缓存信息存储在共享高速缓存中。
芯片集1490可经由接口1496耦合至第一总线1416。在一个实施例中，第一总线1416可以是外设组件互连(PCI)总线或者是例如快速PCI总线或另一第三代I/O互连总线的总线，尽管本发明的实施例的范围不仅限于此。
如图8所示，各I/O设备1414可耦合至第一总线1416以及总线桥1418，该总线桥1418将第一总线1416耦合至第二总线1420。在一个实施例中，第二总线1420可以是低引脚数(LPC)总线。在一个实施例中，各设备可耦合至第二总线1420，包括例如键盘/鼠标1422、通信设备1426以及数据存储单元1428，该数据存储单元1428例如是盘驱动器或可存储代码1430的其它大容量存储设备。此外，音频I/O 1424可耦合至第二总线1420。注意，其它架构也是可能的。例如，替代图8的点对点架构，系统可实现多点总线或其它类似架构。
现在参照图9，其中示出了根据本发明实施例的第三系统1500的框图。图8和图9中的相似要素用相似附图标记表示，并且图8的某些方面已从图9中被省去以避免混淆图9的其它方面。
图9示出处理元件1470、1480可分别包括集成存储器和I/O控制逻辑(CL)1472和1482。对于至少一个实施例，CL 1472、1482可包括存储器控制器中枢逻辑(IMC)，例如前面结合图8描述的。另外，CL 1472、1482也可包括I/O控制逻辑。图9示出，不仅存储器1442、1444耦合至CL 1472、1482，I/O设备1514也是同样耦合至控制逻辑1472、1482。传统I/O设备1515耦合至芯片集1490。处理元件中的一个或多个可包括功率控制模块1471或1481(例如系统100、控制器架构200、控制器架构300)，其具有实现本发明的实施例的功率控制软件。
图10示出功能框图，其示出根据一个实施例实现的系统1600。处理系统1600的图示实施例包括具有功率控制模块1608(例如系统100、控制器架构200、控制器架构300)(它具有功率控制软件)的一个或多个处理器(或中央处理单元)1605、系统存储器1610、非易失性(NV)存储器1615、数据存储单元(DSU)1620、通信链路1625以及芯片集1630。图示的处理系统1600可表示任何计算系统，包括台式计算机、笔记本计算机、工作站、手持计算机、服务器、刀片服务器等。
处理系统1600的元件如下地互连。处理器1605经由芯片集1630可通信地耦合至系统存储器1610、NV存储器1615、DSU 1620和通信链路1625以向其发送/从其接收指令或数据。在一个实施例中，NV存储器1615是闪存设备。在其它实施例中，NV存储器1615包括只读存储器(ROM)、可编程ROM、可擦除可编程ROM、电可擦除可编程ROM等的任何一个。在一个实施例中，系统存储器1610包括随机存取存储器(RAM)，例如动态RAM(DRAM)、同步DRAM(SDRAM)、双倍数据率SDRAM(DDR SDRAM)、静态RAM(SRAM)等等。DSU 320代表软件数据、应用和/或操作系统的任何存储设备，但最典型的是非易失性存储设备。DSU 1620可选择地包括集成驱动电子(IDE)硬盘、增强IDE(EIDE)硬盘、独立盘的冗余阵列(RAID)、小型计算机系统接口(SCSI)硬盘等等中的一个或多个。尽管DSU 1620图示为在处理系统1600内部，然而DSU329可在外部耦合于处理系统1600。通信链路1625可将处理系统1600耦合至网络以使处理系统1600可在网络上与一个或多个其它计算机通信。通信链路1625可包括状态机(statem)、以太网卡、千兆以太网卡、通用串行总线(USB)端口、无线网络接口卡、光纤接口等。
DSU 1620可包括机器可访问介质1607，其上存储有一个或多个指令集(例如软件)，这些指令具体化本文描述的一个或多个方法或功能。软件也可在其通过处理器1605的执行期间全部或至少部分地留驻在处理器1605中，处理器1605也构成机器可访问存储介质。
尽管机器可访问介质1607在示例性实施例中图示为单个介质，然而术语“机器可访问介质”应当被视为包括单个介质或多个介质(例如中央或分布式数据库和/或关联的高速缓存和服务器)，这些介质存储一个或多个指令集。术语“机器可访问介质”应当被视为包括能够存储、编码或携带指令集以由机器执行并使机器执行本发明的任何一个或多个实施例的方法的任何介质。术语“机器可访问介质”因此应当被视为包括但不限于固态存储器、光学介质和磁性介质。
由此，机器可访问介质包括提供(例如存储和/或发送)机器(例如计算机、网络设备、个人数字助理、制造工具、具有一组一个或多个处理器的任何设备)可访问形式的信息的任何机构。例如，机器可访问介质包括可记录/不可记录介质(例如只读存储器(ROM)；随机存取存储器(RAM)；磁盘存储介质；光存储介质；闪存设备等)；以及电、光、声或其它形式的传播信号(例如载波、红外信号、数字信号等)及其它。
如图10所示，处理系统1600的每个子组件包括输入/输出(I/O)电路1650，以彼此通信。I/O电路1650可包括阻抗匹配电路，其被调整以获得要求的输入阻抗，由此减少子自组件之间的信号反射和干涉。
应当理解，处理系统1600的多个其它元件已从图10中被排除并且这种讨论仅为清楚起见。例如，处理系统1600可进一步包括图形卡、附加DSU、其它持久性数据存储设备等。芯片集1630也可包括用于互连子组件的系统总线和多种其它数据总线，所述子组件例如为存储器控制器中枢和输入/输出(I/O)控制器中枢，并包括数据总线(例如外设组件互连总线)，用以将外设设备连接至芯片集1630。相应地，处理系统1600没有所示的一个或多个部件也可操作。例如，处理系统1600不需要包括DSU 1620。
值得注意的是，对“一个实施例”或“实施例”的引用表示结合实施例描述的具体特征、结构或特性被包括在至少一个实施例中。因此，已强调并且应当注意，在说明书的各部分中对“实施例”或“一个实施例”或“替代实施例”的两处或更多处引用不一定全部指同一实施例。此外，具体的特征、结构、或特性可按照任何合适的方式在一个或多个实施例中组合。
在上面对各实施例的详细描述中，参照构成其一部分的附图，并且在附图中通过解说方式示出的而不是作为限制地示出可实践本发明的特定实施例。在附图中，相同的附图标记在若干附图中基本表述相同的组件。图示实施例被充分详细地描述以使本领域内技术人员实践本文描述的教导。可利用和从中得出其它实施例，以不脱离本公开的范围地作出结构和逻辑性替代和变化。因此，下面的详细说明不被认为是限制意义的，并且各实施例的范围经由所附权利要求书定义，连同这些权利要求书所赋予的等效物的全部范围。

Claims (18)

1.一种功率管理系统，包括：
控制器；以及
耦合至所述控制器的设备，所述设备包括：
一个或多个逻辑模块；
一个或多个寄存器阵列，用于存储架构状态；
第一电源，适应性地耦合至所述一个或多个逻辑模块以及所述一个或多个寄存器阵列；
第二电源，适应性地耦合至所述一个或多个寄存器阵列，其中所述控制器被配置成用于通过对所述一个或多个逻辑块掉电，对设备发起能效低功率状态以减少功耗，且将所述第二电源耦合至所述一个或多个寄存器阵列并在所述能效低功率状态期间将所述第二电源的电压设定为保持电压以保留所述一个或多个寄存器阵列中的状态，其中由所述第二电源提供的所述保持电压不同于在非低功率状态期间由所述第一电源提供的电压。
2.如权利要求1所述的功率管理系统，其特征在于，所述一个或多个寄存器阵列包括具有本地控制器的双电源阵列。
3.如权利要求1所述的功率管理系统，其特征在于，还包括：
第一电压调节器，被配置成用于从所述控制器接收第一电压控制输入并提供所述第一电源；以及
第二电压调节器，被配置成用于从所述控制器接收第二电压控制输入并提供所述第二电源。
4.如权利要求1所述的功率管理系统，其特征在于，还包括：
第一功率门，被配置成用于适应性地将所述第一电源耦合至所述一个或多个逻辑模块；
第二功率门，被配置成用于适应性地将所述第一电源耦合至所述一个或多个寄存器阵列；以及
第三功率门，被配置成用于适应性地将所述第二电源耦合至所述一个或多个寄存器阵列。
5.如权利要求1所述的功率管理系统，其特征在于，所述控制器被配置成用于对所述设备发起活动功率状态，以对所述一个或多个逻辑模块上电。
6.如权利要求2所述的功率管理系统，其特征在于，所述本地控制器被配置成用于将所述第一电源和所述第二电源耦合至所述一个或多个寄存器阵列，而所述控制器为所述第一电源和所述第二电源设定电压。
7.如权利要求1所述的功率管理系统，其特征在于，所述控制器与功率控制算法对接以控制被提供给所述一个或多个逻辑模块和一个或多个寄存器阵列的电压。
8.一种功率管理设备，包括：
一个或多个逻辑模块；
双电源，耦合到用于存储架构状态的多个寄存器；
所述多个寄存器本地的控制器；
第一电源，适应性地耦合至所述一个或多个逻辑模块和所述双电源阵列；以及
第二电源，适应性地耦合至所述双电源，其中所述设备被设置在能效低功率状态以减少能耗，在所述能效低功率状态中所述一个或多个逻辑模块被掉电，所述第二电源被耦合至所述双电源，并且所述第二电源的电压被所述多个寄存器本地的控制器设定为保持电压以保留耦合到所述双电源的寄存器的架构状态，其中由所述第二电源提供的所述保持电压不同于在非低功率状态期间由所述第一电源提供的电压。
9.如权利要求8所述的功率管理设备，其特征在于，还包括：
第一电压调节器，被配置成用于提供所述第一电源；以及
第二电压调节器，被配置成用于提供所述第二电源。
10.如权利要求8所述的功率管理设备，其特征在于，还包括：
第一功率门，被配置成用于适应性地将所述第一电源耦合至所述一个或多个逻辑模块；以及
第二功率门，被配置成用于适应性地将所述第一电源耦合至所述双电源。
11.如权利要求10所述的功率管理设备，其特征在于，还包括：
第三功率门，被配置成用于适应性地将所述第二电源耦合至所述双电源。
12.如权利要求8所述的功率管理设备，还包括:主控制器，其被配置成对所述设备发起活动功率状态，以对所述一个或多个逻辑模块上电。
13.一种功率管理方法，包括：
发起设备的能效低功率状态以降低能耗；
设定供电电压，所述供电电压向双电源阵列提供足够的功率以保持寄存器中的架构状态同时不维持多个逻辑块的功率，其中所述低功率状态中的所述足够的功率是不同于非低功率状态中的电压的电压；
基于从所述设备的温度传感器接收输入，计算所述双电源阵列的温度；以及
补偿所述供电电压。
14.如权利要求13所述的功率管理方法，其特征在于，所述架构状态与在所述低功率状态期间掉电的处理核相关联。
15.如权利要求13所述的功率管理方法，其特征在于，还包括：
基于来自所述双电源阵列的老化传感器的输入，计算所述双电源阵列的预测操作寿命。
16.如权利要求15所述的功率管理方法，其特征在于，还包括：
计算所述双电源阵列的老化。
17.如权利要求16所述的功率管理方法，其特征在于，还包括：
如有必要，基于所计算的老化，补偿所述供电电压。
18.如权利要求17所述的功率管理方法，其特征在于，还包括：
计算所述双电源阵列的所需供电电压。
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