CN103970923B - 自对准多重图案化布局设计 - Google Patents
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Abstract
本发明提供了执行设局布局的一种或更多种技术和系统。初始的设计布局与电器部件(诸如,标准单元)相关。该初始的设计布局包括第一图案(诸如,芯轴图案)和第二图案(诸如,被动填充图案)。生成用于初始设计布局的初始切割图案。响应与初始切割图案相关的设计规则违背识别而修改初始设计布局从而生成修改的初始设计布局。基于修改的初始设计布局生成更新的切割图案,但不导致设计规则违背。更新的切割图案被应用于更新的初始设计布局从而生成最终的设计布局。最终的设计布局被验证为自对准多重图案化(SAMP)兼容。本发明还提供了一种自对准多重图案化布局设计。
Description
技术领域
本发明涉及半导体领域,更具体地,本发明涉及一种自对准多重图案化布局设计。
背景技术
电子设计工具允许设计者布局、模拟和分析电气部件,诸如,标准单元和集成电路。在一个实例中,设计者可以创造出用于标准单元的设计布局。一旦设计布局完成,则使用复杂的后处理来使得设计布局自对准多重图案化(SAMP)兼容(compliant)。例如,使用芯轴图案(mandrel pattern)和被动填充图案(passive fill pattern)来调整该设计布局。在制造过程中,使用修整掩模或切割掩模来保留设计布局与电器部件相应的部分或去除设计布局与电器部件不相应的部分。
发明内容
该概述介绍了在下面的详细的说明书中进一步描述的简化形式理念的一种选择。该概述既不旨在确定所提出的主题的关键要素或基本特征,也不旨在限制所提出的主题的范围。
在此提供了一种或多种用于执行设计布局的技术和系统。在一些实施例中,该设计布局相应于电器部件,诸如,被配置用于提供基于逻辑的功能或存储功能的标准单元。可以使用芯轴图案或被动填充图案中的至少一种来设计电器部件。由于设计布局可能与被用于在制造过程中去除不需要的设计布局部分的切割掩模的物理限制相冲突,所以被识别设计规则违背,诸如,切割掩模相关的尺寸约束(sizing constraint)违背,并且决定将该设计布局用于验证在此所提出的自对准多重图案化(SAMP)兼容。应该理解,在此所述的技术不局限于被用来去除设计布局所不需要的部分的切割掩模,而也被应用于被用来保留设计布局所需要的部分的修整掩模。
在一些实施例中,接收与电器部件相关的初始设计布局。该初始设计布局包括与第一图案处理相关的第一图案(诸如,与被动填充图案处理相应的一个或更多个多边形)以及与第二图案处理相关的第二图案,诸如,与芯轴图案相应的一个或更多个多边形,这些多边形代表的是被隔离件所包围着的芯轴。例如,多重图案化技术(MPT)兼容布局被分解成一个或更多个图案组,从而将第一图案组分配给第一图案处理且将一个或更多个其他图案组分配给第二图案处理。生成用于初始设计布局的初始的切割图案。该初始切割图案相应于初始设局布局的在形成电气部件的过程中被去除的一个或更多个部分。一个或更多尺寸限制(诸如,最小宽度限制、最小长度限制等)被用来确定该初始切割图案是否具有设计规则违背。
响应于与初始切割图案相关的设计规则违背识别而修改初始的设计布局从而生成修改的初始设计布局。在一个实例中,修改了第一图案的形状、尺寸或配置,诸如,第一图案的第一多边形。在另一个实例中,修改了第二图案的形状、尺寸或配置,诸如,第二图案的第二多边形。在另一个实例中,将辅助芯轴(诸如,伪芯轴)插入到设计布局中。通过这种方式生成修改的设计布局。
基于修改的设计布局生成更新的切割图案。由于修改的初始设计布局内的修改,更新的切割图案不会导致设计规则违背。在一个实例中,基于光刻感知优化或电规则感知优化中的至少一个来修改更新的切割图案。在另一个实例中,更新的切割图案的第一部分(而不是第二部分)被选择性地用于基于与修改的设计布局相关的多边形之间的电隔离规则生成最终的切割图案。也就是说,最终的切割图案使用用于隔离的被动填充图案在代表了电气部件的一个或更多个多边形之间提供电隔离。更新的切割图案或最终的切割图案被应用于修改过的初始设计布局从而生成最终的设计布局。在一个实例中,最终的设计布局被验证为自对准多重图案化(SAMP)兼容。在一些实施例中,更新切割图案或最终的切割图案被用来生成修整图案,该修整图案被应用于修改过的初始设计布局从而生成最终布局。
为了解决现有技术中所存在的问题,根据本发明的一个方面,提供了一种执行设计布局的方法,包括:接收电气部件的初始设计布局,所述初始设计布局包括与第一图案处理相关的第一图案和与第二图案处理相关的第二图案;生成所述初始设计布局的初始切割图案;响应于对与所述初始切割图案相关的设计规则违例的识别,修改所述初始设计布局,以生成经过修改的初始设计布局;基于所述经过修改的初始设计布局,生成不会导致所述设计规则违例的更新切割图案;以及将所述更新切割图案应用于所述经过修改的初始设计布局,以生成最终设计布局。
在所述方法中,修改所述初始设计布局包括:
修改所述第一图案的形状或尺寸中的至少一个。
在所述方法中修改所述初始设计布局包括:修改所述第二图案的形状或尺寸中的至少一个。
在所述方法中修改所述初始设计布局包括:将辅助芯轴插入到所述初始设计布局中。
在所述方法中包括:将所述第一图案限定为被动填充;以及将所述第二图案限定为被隔离件所包围的芯轴。
在所述方法中包括:基于所述更新切割图案生成修整图案;以及将所述修整图案应用于所述经过修改的初始设计布局,以生成所述最终设计布局。
在所述方法中包括:验证所述最终设计布局为自对准多重图案化(SAMP)兼容。
在所述方法中接收所述初始设计布局包括:接收多重图案化技术(MPT)兼容布局;将所述MPT兼容布局分解成两个或更多个图案组;将第一图案组分配给所述第一图案处理,以生成所述第一图案;以及将一个或更多个其他图案组分配给所述第二图案处理,以生成所述第二图案。
在所述方法中包括以下步骤中的至少一个:利用与所述第一图案处理相关的第一图案掩模表征所述第一图案;或者利用与所述第二图案处理相关的第二图案掩模表征所述第二图案。
在所述方法中包括:基于与切割掩模的物理限制相关的一个或更多约束识别所述设计规则违例。
在所述方法中包括:基于光刻感知优化或电规则感知优化中的至少一个修改所述更新切割图案。
在所述方法中包括:基于所述经过修改的设计布局内的多边形之间的电隔离限定出最终切割图案,所述最终切割图案包括所述更新切割图案的第一部分;将所述更新切割图案的剩余部分限定为所述最终切割图案的被动填充图案;以及将所述最终切割图案应用于所述经过修改的初始设计布局,以生成所述最终设计布局。
在所述方法中包括:使用第一切割掩模和第二切割掩模表征所述更新切割图案。
根据本发明的另一方面,提供了一种用于执行设计布局的系统,包括:布局兼容部件,被配置成:识别电部件的初始设计布局内的芯轴图案和被动填充图案;生成所述初始设计布局的初始切割图案;响应于基于与所述初始切割图案相关的一个或更多约束所识别出的设计规则违例来修改所述芯轴图案或所述被动填充图案中的至少一个,以生成经过修改的初始设计布局;基于所述经过修改的初始设计布局生成不会导致设计规则违例的更新切割图案;以及将所述更新切割图案应用于所述经过修改的初始设计布局,以生成最终设计布局。
在所述系统中,所述布局兼容部件被配置成:将辅助芯轴插入到所述初始设计布局中,以建立所述经过修改的初始设计布局。
在所述系统中,所述芯轴图案被隔离件包围。
在所述系统中,所述布局兼容部件被配置成:基于所述经过修改的初始设计布局内的多边形之间的电隔离规则限定最终切割图案,所述最终切割图案包括所述更新切割图案的第一部分;以及将所述更新切割图案的剩余部分限定为所述被动填充图案。
在所述系统中,所述布局兼容部件被配置成:基于光刻感知优化或电规则感知优化中的至少一个修改所述更新切割图案。
在所述系统中,所述布局兼容部件被配置成:使用第一切割掩模和第二切割掩模来表征所述最终切割图案。
根据本发明的又一方面,提供了一种计算机可读介质,包含处理器可执行指令,当执行所述处理器可执行指令时执行设计布局方法,所述设计布局方法包括:接收电部件的初始设计布局,所述初始设计布局包括芯轴图案和被动填充图案;生成所述初始设计布局的初始修整图案;响应于对与所述初始修整图案相关的设计规则违例的识别来修改所述芯轴图案或所述被动填充图案中的至少一个,以生成经过修改的初始设计布局;基于所述经过修改的初始设计布局生成不会导致设计规则违例的更新修整图案;将所述更新修整图案应用于所述经过修改的初始设计布局,以生成最终设计布局;以及验证所述最终设计布局为自对准多重图案化(SAMP)兼容。
下面的说明书和附图描述了特定的说明性方面和实施。这些仅示出了在其中可以使用一个或更多方面的多种方式中的一些方式。当接合附图进行考虑时,在下面的详细的说明中本发明的其他方面、优点以及新颖的特征将变得显而易见。
附图说明
图1是示出了根据一些实施例执行设计布局的方法的流程图;
图2是根据一些实施例的设计布局的简化的俯视图;
图3是根据一些实施例的设计布局的简化的俯视图;
图4A是根据一些实施例的设计布局的简化的俯视图;
图4B是根据一些实施例的设计布局的简化的俯视图;
图5A是根据一些实施例的设计布局的简化的俯视图;
图5B是根据一些实施例的设计布局的简化的俯视图;
图5C是根据一些实施例的设计布局的简化的俯视图;
图6是根据一些实施例的设计布局的简化的俯视图;
图7A是根据一些实施例的设计布局的简化的俯视图;
图7B是根据一些实施例的设计布局的简化的俯视图;
图8是计算机可读媒介实例的视图,其中可以包括被配置成体现出在此所述的一个或更多规则的处理器可执行指令;
图9示出了一个实例计算环境,其中可以实施一个或更多在此所述的规则。
具体实施方式
现参考附图描述所提出的主题,其中,类似的参考标号大体上被用来表示类似的元件。在下面的说明书中,出于解释目的陈述了多个具体细节以理解所提出的主题。然而,显而易见的是可以在没有这些具体细节的情况下实践所提出的主题。在其他例子中,以框图形式示出了结构和装置以便于描述所提出的主题。
图1中示出了根据一些实施例执行设计布局的方法100,而图2-图7B中示出了通过这种方法进行评估的示例性设计布局。在102处接收与电器部件(诸如,标准单元)相关的初始设计布局202。在一些实施例中,图2的实例200中的布局兼容部件210接收初始设计布局202。该初始设计布局202包括一个或更多个多边形,它们被形成用于生成电气部件。例如,初始设计布局202包括与第一图案处理相关的第一图案206,诸如,通过被动填充图案处理形成的一个或更多个多边形。该初始设计布局202包括与第二图案处理相关的第二图案204,诸如,通过芯轴形成图案处理形成的一个或更多个多边形。在一个实例中,第二图案204与一个或更多个芯轴图案掩模相关,从而使用第一芯轴掩模来形成第二图案204的第一部分204a,并且使用第二芯轴掩模来形成第二图案的第二部分204b。缝线208被用于将第一部分204a和第二部分204b结合在一起。在接收初始设局布局202的一个实例中,接收到多重图案化技术(MPT)兼容布局。MPT兼容布局被分解成两个或更多图案组,诸如,一个或更多个多边形的组。第一图案组被分配给第一图案处理从而生成第一图案206。一个或更多其他图案组被分配给第二图案处理从而形成第二图案204。通过这种方法生成初始设计布局202。
在一些实施例中,第二图案204包括被隔离件302包围的芯轴。在一些实施例中,图3的实例300中的布局兼容部件210限定出初始设计布局202内的隔离件302。在制造过程中,隔离件302相对均匀地围绕着第二图案204的芯轴部分生长。通过利用一个或更多个切割掩模去除的切割图案来指定出初始设计布局202的不用于电气部件的不需要的部分,诸如,与第一图案206,第二图案204或隔离件302不相关的区域。
在104处,生成用于初始设计布局202的初始切割图案402。在一些实施例中,图4A的实例400中的布局兼容部件210生成初始切割图案402。在一个实例中,初始切割图案402被用于去除初始设计布局202的在制造过程中不被用于形成电气部件的区域。初始切割图案402相应于在制造过程中被用来去除不需要的区域的一个或更多切割掩模。由于切割掩模具有如果初始切割图案402不符合特定尺寸限制的话可能另外使得切割掩模生成撕裂或其他损坏的物理限制,所以要对初始切割图案402进行评估从而识别出设计规则违背。
在106处,响应与初始切割图案402相关的设计规则违背识别而修改初始设计布局202从而生成图5A的实例500中的修改的初始设计布局502。在一些实施例中,图4B的实例410中的布局兼容部件210被配置成识别出与初始切割图案402相关的设计规则违背。在一个实例中,基于与切割图案区域的最小宽度相应的尺寸限制来识别第一设计规则违背414,第二设计规则违背420,第三设计规则违背422,第四设计规则违背424,第五设计规则违背426,第六设计规则违背428以及第七设计规则违背430。基于与连接切割掩模的两个部分的最小表面区域相应的尺寸限制来识别第八设计规则违背416。基于与物理形成或切割掩模的使用相应的其他限制来识别第九设计规则违背418。
在一些实施例中,图5A的实例500中的布局兼容部件210被配置成修改初始设计布局202从而生成修改的初始设计布局502。在一个实例中,修改了第一图案206的形状或尺寸中的至少一个。例如,第一被动图案附加部(addition)504,第二被动图案附设部510以及第四被动图案附设部514被添加给第一图案206。在另一个实例中,修改了第二图案204的形状或尺寸中的至少一个。例如,第一芯轴图案附设部506和第二芯轴图案附设部508被添加给第二图案204。在另一个实例中,辅助芯轴516(诸如,伪芯轴)被插到初始设计布局202中从而生成修改的初始设计布局502。通过这种方式生成修改的初始设计布局502。在一些实施例中,图5B的实例520中的布局兼容布局210被配置成基于修改的初始设计布局502更新初始设计布局202的隔离件302从而生成用于修改的初级设计布局502的更新的隔离件522。在一个实例中,第一更新的隔离件524被添加给基于第一芯轴图案附设部506的隔离件302。在另一个实例中,第二更新的隔离件526被添加给基于第二芯轴图案附设部508的隔离件302。通过这种方式,修改的初始设计布局502包括形成在第二图案204(诸如,芯轴图案)周围的更新的隔离件522。
在108处,基于修改的初始设计布局502生成更新的切割图案602。在一些实施例中,图5C的实例530中的布局兼容部件210被配置成基于修改的初始设计布局502的在制造过程中不被用于形成电气部件的不需要的区域生成更新的切割图案602。例如,更新的切割图案602包括在利用一个或更多切割掩模制造电气部件的过程中被去除的第一区域532、第二区域534、第三区域536、第四区域538、第五区域540以及第六区域542。通过这种方式,诸如,通过图6的实例600中的布局兼容部件210生成了图6的更新的切割图案602。在一个实例中,更新切割图案602相应于一个或更多切割掩模,诸如使用在制造过程中的第一切割掩模和第二切割掩模。
在110处,将更新切割图案602应用于经过修改的初始设计布局502从而生成最终设计布局702。在一个实例中,图7A的实例700中的最终设计布局702示出了第二图案204,诸如,经过修改的初始图案布局502的芯轴图案和更新的切割图案602。通过这种方式,最终设计布局702相应于用于制造电气部件的一个或更多芯轴图案掩模和一个或更多切割掩模,但没有示出用于形成电气部件的隔离件或被动填充。在一些实施例中,图7A的实例700中的布局兼容部件210被配置成生成最终设计布局702。在一个实例中,布局兼容部件210验证该最终设计布局702为自对准多重图案化(SAMP)兼容。在一个实例中,布局兼容部件210被配置成基于更新的切割图案602生成修整图案并且将该修整图案应用于经过修改的初始设计502从而生成最终设计布局702。该修整图案相应于最终设计布局702的在制造过程中被保留下来以形成电气部件的部分。
在一些实施例中,图7B的实例710中的布局兼容部件210被配置成修改更新切割图案602或经过修改的初始设计布局502中的至少一个。在一个实例中,布局兼容部件210被配置成修改更新的切割图案从而基于光刻感知优化、电规则感知优化或经过修改的设计布局502中的多边形之间的电隔离规则来生成最终的切割图案714。在另一个实例中,布局兼容部件210被配置成修改已被修改的初始设计布局502,诸如,基于光刻感知优化、电规则感知优化、或电隔离规则对第二图案206进行修改以生成最终第二图案716。在另一个实例中,布局兼容部件210被配置成基于电隔离规则限定最终的切割图案714,从而使得最终切割图案714基于在最终设计布局712的一个或更多多边形之间提供期望的电隔离的第一部分包括更新的切割图案602的第一部分,但并不包括更新的切割图案602的第二部分。布局兼容部件210被配置成将更新的切割图案602的保留部分(诸如,第二部分)限定为最终设计布局712的被动填充图案。布局兼容部件210将最终的切割图案714应用于修改的初始设计布局502(诸如,最终的第二图案716)从而生成最终设计布局712。通过这种方式,相应于一个或更多芯轴掩模和一个或更多切割掩模的最终设计布局712被用于根据最终设计布局712来制造电气部件。最终设计布局712被验证为SAMP兼容。
根据已公开的内容的一个方面,提供了一种执行设计布局的方法。该方法包括接收与电气部件相关的初始设计布局。该初始设计布局包括与第一图案处理(诸如,被动填充图案处理)相关的第一图案和与第二图案处理(诸如,芯轴图案处理)相关的第二图案。生成用于初始设计布局的初始的切割图案。例如,初始的切割图案相应于初始设计布局的不被用于形成电气部件的不需要的部分。响应与初始切割图案相关的设计规则违背识别(诸如,与切割掩模的物理限制相关的尺寸约束的违背)而修改初始设计布局从而生成修改的初始设计布局。例如,修改第一图案或第二图案的形状或尺寸。基于修改的初始设计布局生成不导致设计规则违背的更新切割图案。更新切割图案被应用于经过修改的初始设计布局,以生成最终设计布局。
根据已公开内容的一个方面,提供了一种执行设计布局的系统。该系统包括布局兼容部件。该布局兼容部件被配置成识别处在电气部件的初始设计布局内的芯轴图案和被动填充图案。该布局兼容部件被配置成生成用于初始设计布局的初始切割图案。作为对基于与初始切割图案相关的切割掩模尺寸限制而识别出设计规则违背的响应,布局兼容部件修改了芯轴图案或被动填充图案中的至少一个以生成经过修改的初始设计布局。该布局兼容部件被配置成基于修改的初始设计布局生成更新的切割图案(不导致设计规则违背)。该布局兼容部件被配置成将更新的切割图案应用于修改的初始设计布局以生成最终设计布局。
根据已公开内容的一个方面,提供了一种包括执行设计布局方法的指令的计算机可读媒介。该方法包括接收电气部件的初始设计布局。该初始设计布局包括芯轴图案和被动填充图案。生成用于初始设计布局的初始的修整图案,从而使得该初始的修整图案相应于初始的设计布局在制造过程中被保留下来的部分。响应与初始的修整图案相关的设计规则违背(诸如,与切割掩模的物理限制相关的尺寸限制)的识别而修改芯轴图案或被动填充图案中的至少一个以生成经过修改的初始设计布局。基于修改的初始设计布局生成了更新修整图案(不导致设计规则违背)。该更新修整图案被应用于修改的初始设计布局从而生成最终设计布局。最终设计布局被验证为自对准多重图案化(SAMP)兼容。
又一个实施例包括计算机可读媒介,其包括被配置成实施在此所述的一种或更多技术的处理器可执行指令。图8中示出了通过这些方式得到的计算机可读媒介或计算机可读装置的一个实例实施例,其中,实现品800包括在其上编有计算机可读数据806的计算机可读媒介808,诸如,CD-R、DVD-R、闪盘驱动器、硬盘驱动器盘片等。这种计算机可读数据806(诸如,包括0或1中的至少一个的二进制数据)依次包括一组被配置成根据在此所述的一个或更多原则进行操作的计算机指令804。在一些实施例中,该处理器可执行的指令804被配置成执行方法802,诸如,图1的示例性方法100中的至少一些方法。在一些实施例中,处理机器可读指令804被配置成实施一个系统,诸如,包括图2-图7B的布局兼容部件的系统中的至少一些系统。本领域的普通技术人员可以得到许多这种计算机可读媒介,他们均被配置成根据在此所述的技术进行操作。
尽管已经以用于结构部件或方法行为的专业用语描述了主题,但应该理解在所附权利要求中所限定的主题不局限于上述这些具体的部件或行为。反之,上述这些具体部件和行为被公开作为实施权利要求的实例形式。
如本申请中所使用的那样,术语“部件”,“模块”,“系统”,“界面”等均大体上指的是与计算机相关的对象或硬件,硬件和软件的组合,软件或执行中的软件。例如,部件包括在处理器上运行的进程、处理器、对象、可执行的执行线程、程序或计算机。通过说明,控制器上运行的应用和控制器均可以是部件。处在处理器或执行线程和部件内的一个或更多部件被放置在一个计算机上或分布在两个或更多计算机之间。
另外,所提出的主题被实施成使用标准编程或工程技术制造软件、固件、硬件或他们的任意组合从而控制计算机以实施所公开的主题的方法、装置、或制造规程。术语“制造规程”在此被用于旨在包括可从任意计算机可读装置、载体或媒介访问的计算机程序。当然,可以在不被所提出的主题的范围或精神的情况下对该配置进行许多修改。
图9和下面的论述提供了用于实施在此所述的一个或更多规则的实施例的适合的计算环境的简述、一般说明。图9的操作环境仅仅是适合的操作环境的一个实例并不旨在对操作环境的使用范围或功能提出任何限制。实例计算装置包括但不限于个人计算机、服务器、手提或笔记本装置、移动装置(诸如,移动电话、个人数码助手(PDA)、媒体播放器等)、多重处理器系统、家用电子产品、迷你计算机、大型计算机、包括任意上述系统或装置的分布式计算环境等。
大体上而言是在通过一个或更多计算装置执行的“计算机可读指令”的大环境下对实施例进行描述。正如下面将论述的那样,计算机可读指令通过计算机可读媒介分布。计算机可读指令被实施成执行特定任务或实施特定抽象数据类型的程序模块,诸如,功能、对象、应用编程接口(API)、数据结构等。通常计算机可读指令的功能按照各种环境中所需的那样进行结合或分布。
图9示出了包括被配置成实施在此所提出的一个或更多实施例的计算机装置912的系统900的一个实例。在一个配置中,计算装置912包括至少一个处理单元916和存储器918。在一些实施例中,根据确切的配置和计算装置的类型,存储器918是不稳定的(诸如,RAM),稳定的(诸如,ROM、闪存等)或这两者的一些组合。这个配置在图9中由虚线914示出。
在其他实施例中,装置912包括额外的部件或功能。例如,装置912还包括额外的存储器,诸如,可擦除存储器或不可擦除存储器,包括但并不限于磁存储器、光存储器等。图9通过存储器920示出这种额外的存储器。在一些实施例中,用于实施在此所提出的一个或更多实施例的计算机可读指令均处在存储器920中。存储器920还存储了其他用于实施操作系统、应用程序等的计算机可读指令。计算机可读指令被装载在内存(memory)918中,例如,通过处理单元916执行这些指令。
在此所使用的术语“计算机可读媒介”包括计算机存储媒介。计算机存储媒介包括以用于存储信息(诸如,计算机可读指令或其他数据)的任意方法或技术实施的不稳定的和稳定的、可擦除的和不可擦除的媒介。内存918和存储器920是计算机存储器的实例。计算机存储媒介包括但不限于可以被用来存储所需信息和被装置912访问的RAM、ROM、EEPROM、闪存或其他存储技术、CD-ROM、数字通用光盘(DVD)或其他光存储器、磁带卡、磁带、磁盘存储器或其他磁存储装置,或任意其他媒介。任意这种计算机存储媒介均是装置912的一部分。
术语“计算机可读媒介”包括通信媒介。通信媒介通常被具体化成计算机可读指令或其他“模块化的数据信号”(诸如,载波或其他传输机构)中的数据并且包括任意信息传递媒介。术语“模块化的数据信号“包括具有一个或更多其特性组或以在信号中编入信息的方式被改变的信号。
装置912包括输入装置924,诸如,键盘、鼠标、笔、声音输入装置、触摸输入装置、红外照相机、摄像输入装置或任意其他输入装置。输出装置922,诸如,一个或更多播放器、扬声器、打印机或其他输出装置也包括在装置912中。输入装置924和输出装置922通过有线连接、无线连接或他们的任意组合与装置912相连接。在一些实施例中,另一个计算装置的输入装置或输出装置被用作为计算装置912的输入装置924或输出装置922。装置912还包括用于帮助与一个或更多其它装置通信的通信连接926。
尽管已经以用于结构部件或方法行为的专业用语描述了主题,但应该理解所附权利要求所限定的主题不局限于上述这些具体的部件或行为。反之,上述这些具体部件和行为被公开作为实施权利要求的实例形式。
在此提供了实施例的多种操作。所描述的一些或所有操作的顺序不应被解释成它意味着这些操作应该按顺序进行。得到该说明书的益处的本领域的技术人员将意识到可选的顺序。另外,不是所有的操作均必须出现在此处所提供的每个实施例中。
将理解:在此所述的层、部件、元件等均以彼此相对的特定尺寸示出,诸如,结构尺寸和/或方位,例如,在一些实施例中,出于简单和易于理解的目的,上述部件的实际尺寸基本上不同于在此所示的尺寸。另外,在此体积了多种用于形成层、部件、元件等的技术,诸如,注入技术、掺杂技术、旋涂技术、溅射技术(例如,磁控管或离子束溅射),生长技术(例如,热生长)和/或沉积技术,例如,化学汽相沉积(CVD)。
而且,在此使用的“示例性的”指的是充当实例、例子、说明等但并不必被作为优点。如在该申请中所使用的那样,“或”是具有包括意味的“或”而不是排除意味的“或”。另外,使用在该申请中的“一个”通常被解释为“一个或更多”,除非另有说明或上下文中明确指出是单数形式。同时,A和B和/或类似的通常指的是A或B或A和B两者。另外,在具体的说明书或权利要求中使用了“包括”、“具有”、“带有”或他们的变型来表示范围,这种术语是包含性的,与术语“包括”类似。
同时,尽管已借助一个或更多实施示出了本发明,但本领域的技术人员在阅读和理解本说明书和附图的基础上将得到等效变化和修改。本发明包括所有这种修改和变化且仅受到下面的权利要求的范围的限制。
Claims (20)
1.一种执行设计布局的方法,包括:
接收电气部件的初始设计布局,所述初始设计布局包括用于形成第一组一个或多个多边形的并与芯轴图案处理相关的第一图案,其中,所述第一图案利用第一图案掩模;和用于形成第二组的一个或多个多边形的并与被动填充图案处理相关的第二图案,所述第二图案利用不同于所述第一图案掩模的第二图案掩模;
基于所述第一图案和所述第二图案生成所述初始设计布局的初始切割图案;
响应于对与所述初始切割图案相关的设计规则违例的识别,修改所述初始设计布局,以生成经过修改的初始设计布局,包括将被动图案附设部添加给所述第二组的第一多边形;
基于所述经过修改的初始设计布局,生成不会导致所述设计规则违例的更新切割图案;以及
将所述更新切割图案应用于所述经过修改的初始设计布局,以生成第二设计布局。
2.根据权利要求1所述的执行设计布局的方法,修改所述初始设计布局包括:
修改所述第一图案的形状或尺寸中的至少一个。
3.根据权利要求1所述的执行设计布局的方法,添加所述被动图案附设部包括:
将所述被动图案添加给所述第一多边形,以修改所述第二图案的形状或尺寸中的至少一个。
4.根据权利要求1所述的执行设计布局的方法,修改所述初始设计布局包括:
将辅助芯轴插入到所述初始设计布局中。
5.根据权利要求1所述的执行设计布局的方法,包括:
所述第一组的至少一个多边形被隔离件所包围。
6.根据权利要求1所述的执行设计布局的方法,包括:
基于所述更新切割图案生成修整图案;以及应用更新切割图案包括:
将所述修整图案应用于所述经过修改的初始设计布局,以生成所述第二设计布局。
7.根据权利要求1所述的执行设计布局的方法,包括:
验证所述第二设计布局为自对准多重图案化(SAMP)兼容。
8.根据权利要求1所述的执行设计布局的方法,接收所述初始设计布局包括:
接收多重图案化技术(MPT)兼容布局;
将所述多重图案化技术兼容布局分解成两个或更多个图案组;
将第一图案组分配给所述芯轴图案处理,以生成所述第一图案;以及
将第二图案组分配给所述被动填充图案处理,以生成所述第二图案。
9.根据权利要求1所述的执行设计布局的方法,包括:将芯轴图案附设部添加给所述第一组的第二多边形。
10.根据权利要求1所述的执行设计布局的方法,包括:
基于与切割掩模的物理限制相关的一个或更多约束识别所述设计规则违例。
11.根据权利要求1所述的执行设计布局的方法,包括:
基于光刻感知优化或电规则感知优化中的至少一个修改所述更新切割图案。
12.根据权利要求1所述的执行设计布局的方法,包括:
限定所述初始设计布局中的隔离件。
13.根据权利要求1所述的执行设计布局的方法,包括:
使用第一切割掩模和第二切割掩模表征所述更新切割图案。
14.一种用于执行设计布局的系统,包括:
布局兼容部件,被配置成:
识别电部件的初始设计布局内的用于经由第一图案掩模形成第一组的一个或多个多边形的芯轴图案和用于经由不同于所述第一图案掩模的第二图案掩模形成第二组的一个或多个多边形的被动填充图案;
生成所述初始设计布局的初始切割图案;
响应于基于与所述初始切割图案相关的一个或更多约束所识别出的设计规则违例,通过将被动图案附设部添加给所述第二组的第一多边形来修改所述被动填充图案,以生成经过修改的初始设计布局;
基于所述经过修改的初始设计布局生成不会导致设计规则违例的更新切割图案;以及
将所述更新切割图案应用于所述经过修改的初始设计布局,以生成第二设计布局。
15.根据权利要求14所述的用于执行设计布局的系统,所述布局兼容部件被配置成:
将辅助芯轴插入到所述初始设计布局中,以建立所述经过修改的初始设计布局。
16.根据权利要求14所述的用于执行设计布局的系统,所述芯轴图案被隔离件包围。
17.根据权利要求14所述的用于执行设计布局的系统,所述布局兼容部件被配置成:
基于所述经过修改的初始设计布局内的多边形之间的电隔离规则限定第二切割图案,所述第二切割图案包括所述更新切割图案的第一部分;以及
将所述更新切割图案的第二部分限定为所述被动填充图案。
18.根据权利要求14所述的用于执行设计布局的系统,所述布局兼容部件被配置成:
基于光刻感知优化或电规则感知优化中的至少一个修改所述更新切割图案。
19.根据权利要求17所述的用于执行设计布局的系统,所述布局兼容部件被配置成:
使用第一切割掩模和第二切割掩模来表征所述第二切割图案。
20.一种执行设计布局方法,包括:
接收电部件的初始设计布局,所述初始设计布局包括用于经由第一图案掩模形成第一组的一个或多个多边形的芯轴图案和用于经由不同于所述第一图案掩模的第二图案掩模形成第二组的一个或多个多边形的被动填充图案;
生成所述初始设计布局的初始修整图案;
响应于对与所述初始修整图案相关的设计规则违例的识别,通过将被动图案附设部添加给所述第二组的第一多边形来修改所述被动填充图案,以生成经过修改的初始设计布局;
基于所述经过修改的初始设计布局生成不会导致设计规则违例的更新修整图案;
将所述更新修整图案应用于所述经过修改的初始设计布局,以生成第二设计布局;以及
验证所述第二设计布局为自对准多重图案化(SAMP)兼容。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/753,789 | 2013-01-30 | ||
US13/753,789 US8799834B1 (en) | 2013-01-30 | 2013-01-30 | Self-aligned multiple patterning layout design |
Publications (2)
Publication Number | Publication Date |
---|---|
CN103970923A CN103970923A (zh) | 2014-08-06 |
CN103970923B true CN103970923B (zh) | 2017-04-05 |
Family
ID=51224485
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201310150925.XA Active CN103970923B (zh) | 2013-01-30 | 2013-04-26 | 自对准多重图案化布局设计 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8799834B1 (zh) |
CN (1) | CN103970923B (zh) |
Families Citing this family (63)
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |