CN103942014B - Fc-ae-1553协议接口卡存储器映射装置及存储器映射方法 - Google Patents
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Abstract
FC‑AE‑1553协议接口卡存储器映射装置及存储器映射方法，属于存储区域网络数据传输技术领域。解决了现有FC‑AE‑1553协议接口卡存储映射装置无法实现收发通道相互独立的问题。本发明所述装置包括上层接口逻辑模块控制寄存器模块CR、帧发送缓存器模块TxRAM_IP、读回数据选择器模块、帧读回缓存器模块RAM_iP、帧接收缓存器模块RxRAM、状态寄存器模块SR和下层光纤收发逻辑模块；帧发送缓存器模块TxRAM_IP、帧读回缓存器模块RAM_iP和帧接收缓存器模块RxRAM三个缓存器结合使用衔接上层接口逻辑与光纤的收发逻辑。本发明适用于存储区域网络数据传输技术领域。
Description
技术领域
本发明属于存储区域网络数据传输技术领域。
背景技术
随着电子技术的迅猛发展，航空航天系统设备对于电子系统的要求也在逐步提升。原有的MIL-STD-1553B军用总线标准已经不能满足需求。FC-AE-1553(FibreChannel-Avionics Environment Upper Layer Protocol MIL-STD-1553)总线既能兼容原有的MIL-STD-1553B总线设备，又融合了光纤通道技术极高的网络性能，逐渐成为新一代航电总线标准。FC-AE-1553总线以光纤通道(FC)协议作为底层协议。类似于OSI的七层模型和TCP/IP的四层结构模型，FC协议具有五层模型结构。FC-0接口与媒体层，用来定义物理链路及特性；FC-1传输协议层，定义了编码/解码方案、字节同步和有序集；FC-2链路控制层，定义了传送成块数据的规则和机制；FC-3通用服务层；FC-4协议映射层，定义高层协议映射到低层协议的方法。对于FC-AE-1553总线来说，FC-AE-1553为高层映射协议。目前，FC-0层的实现大多有光收发一体化模块完成。FC-1、FC-2层逻辑可由FPGA可编程逻辑器件实现。由于高层协议实现较为复杂，而上位机与DSP具有设计灵活、开发效率高的特点，成为实现上层协议的最佳载体。
FC-AE-1553接口卡是基于FC-AE-1553总线协议标准制定的接口卡。它既可作为嵌入式节点接入光纤通信网络中，实现各个节点间的通信，也可以作为连接节点连接光纤通信网络与上位机，实现上位机对光纤网络的控制。当接口卡为嵌入式节点时，一般采用DSP作为上层协议实现载体，当接口卡为连接节点时，一般采用上位机实现上层协议部分。
FC-AE-1553协议的分层结构特性导致上下层协议需要不同的实现载体，在应用过程中存在程序移植复杂的问题，且接口卡上层协议与下层协议数据传输时存在存储器映射问题。
发明内容
本发明是为了解决现有FC-AE-1553协议接口卡存储映射装置无法实现收发通道相互独立的问题，提出了一种FC-AE-1553协议接口卡存储器映射装置及存储器映射方法。
本发明所述FC-AE-1553协议接口卡存储器映射装置，该装置包括上层接口逻辑模块控制寄存器模块CR、帧发送缓存器模块TxRAM_IP、读回数据选择器模块、帧读回缓存器模块RAM_iP、帧接收缓存器模块RxRAM、状态寄存器模块SR和下层光纤收发逻辑模块；
上层接口逻辑模块用于接收DSP器件和上位机发送的上层数据信息，并将接收的数据进行统一转换后分别发送至控制寄存器模块CR、帧发送缓存器模块TxRAM_IP和帧读回缓存器模块RAM_iP；并读取读回数据选择器模块的地址；
控制寄存器模块CR用于接收上层接口逻辑模块发送的光纤收发控制信号，并将光纤收发控制信号发送至下层光纤收发逻辑模块；
所述光纤收发控制信号包括帧发送触发信号、帧发送基址信号和帧发送范围信号；
帧发送缓存器模块TxRAM_IP用于接收上层接口逻辑模块发送的数据信息，并将接收到的数据信息发送至下层光纤收发逻辑模块；
读回数据选择器模块用于接收帧读回缓存器模块RAM_iP发送的上层数据信息；还用于接收帧接收缓存器模块RxRAM发送的光纤传输数据信息；还用于接收状态寄存器模块SR发送的光纤接收逻辑状态数据；还用于接收上层接口逻辑模块发送的读取地址信号；还用于根据该读取地址信号将光纤接收逻辑状态数据或上层发送数据映射至接收数据信息的地址空间，将映射后的数据信息发送至上层接口逻辑模块；
帧读回缓存器模块RAM_iP用于接收上层接口逻辑模块发送的上层数据信息，并将接收到的上层数据信息发送至读回数据选择器模块；
帧接收缓存器模块RxRAM用于接收下层光纤收发逻辑模块发送的光纤传输数据信息，并将接收到的光纤传输数据信息发送至读回数据选择器模块；
状态寄存器模块SR用于存储下层光纤收发逻辑模块发送的光纤的状态信息，并将光纤的收发状态信息发送至读回数据选择器模块；
状态信息包括：接收帧基址缓存信息、接收帧范围缓存信息和完成帧接收次数信息；
下层光纤收发逻辑模块用于接收光纤传输数据信息，并将接收的光纤传输数据发送至帧接收缓存器模块RxRAM；同时将光纤的收发状态信息发送至状态寄存器模块SR。
FC-AE-1553协议接口卡存储器映射方法，该方法的具体包括的步骤为：
用于接收DSP器件和上位机发送的数据信息，并将接收的数据进行统一转换后分别发送至控制寄存器模块CR、帧发送缓存器模块TxRAM_IP和帧读回缓存器模块RAM_iP；并读取读回数据选择器模块的地址的步骤；
控制寄存器模块CR用于接收上层接口逻辑模块发送的光纤收发控制信号，并将光纤收发控制信号发送至发送下层光纤收发逻辑模块的步骤；
所述光纤收发控制信号包括帧发送触发信号、帧发送基址信号和帧发送范围信号；
用于接收上层接口逻辑模块发送的数据信息，并将接收到的数据信息发送至下层光纤收发逻辑模块的步骤；
用于接收帧读回缓存器模块RAM_iP发送的上层发送数据；还用于接收帧接收缓存器模块RxRAM发送的光纤传输数据信息；还用于接收状态寄存器模块SR发送的光纤接收逻辑状态数据；还用于接收上层接口逻辑模块发送的读取地址信号；还用于根据该读取地址信号将光纤接收逻辑状态数据或上层发送数据映射至接收数据信息的地址空间，将映射后的数据信息发送至上层接口逻辑模块的步骤；
用于接收上层接口逻辑模块发送的数据信息，并将接收到的上层数据信息发送至读回数据选择器模块的步骤；
用于接收下层光纤收发逻辑模块发送的光纤传输的数据信息，并将接收到的光纤传输数据信息发送至读回数据选择器模块的步骤；
用于存储下层光纤收发逻辑的状态信息，并将光纤的收发状态信息发送至读回数据选择器模块的步骤；
状态信息包括：接收帧基址缓存信息、接收帧范围缓存信息和完成帧接收次数信息；
用于接收光纤输出的数据信息，并将接收数据信息发送至帧接收缓存器模块RxRAM；同时将光纤收发的状态信息发送至状态寄存器模块SR的步骤。
本发明用于衔接上层接口逻辑与光纤的收发逻辑。对于上层接口逻辑，采用本发明被映射为一整块可由统一存储器访问的地址空间，对于光纤收发逻辑，本发明提供帧收发缓存区及帧收发过程的控制信号，并采集帧收发的状态信号。
帧读回缓存器模块RAM_IP用于实现上层收发控制器对于写入帧发送缓存器模块TxRAM_IP的读回，控制寄存器模块由地址空间解析出对光纤收发逻辑8的控制信号，而状态寄存器模块则采集光纤收发逻辑的状态信号，并映射到地址空间中。
本发明具有如下积极的效果：
(1)采用上层接口逻辑模块使得DSP器件或上位机可以有统一化的存储器访问接口，大大减小了相互之间移植程序的复杂度。
(2)实现了对光纤通道逻辑光纤帧收发的全双工支持，收发通道相互独立，有相互独立的缓存区。
附图说明
图1为本发明所述的FC-AE-1553协议接口卡存储器映射装置电气原理示意图。
具体实施方式
具体实施方式一：结合图1说明本实施方式，本实施方式所述FC-AE-1553协议接口卡存储器映射装置，该装置包括上层接口逻辑模块(1)控制寄存器模块CR(2)、帧发送缓存器模块TxRAM_IP(3)、读回数据选择器模块(4)、帧读回缓存器模块RAM_iP(5)、帧接接收缓存器模块RxRAM(6)、状态寄存器模块SR(7)和下层光纤收发逻辑模块(8)；
上层接口逻辑模块(1)用于接收DSP器件和上位机发送的上层数据信息，并将接收的数据进行统一转换后分别发送至控制寄存器模块CR(2)、帧发送缓存器模块TxRAM_IP(3)和帧读回缓存器模块RAM_iP(5)；并读取读回数据选择器模块(4)的地址；
控制寄存器模块CR(2)用于接收上层接口逻辑模块(1)发送的光纤收发控制信号，并将光纤收发控制信号发送至下层光纤收发逻辑模块(8)；
所述光纤收发控制信号包括帧发送触发信号、帧发送基址信号和帧发送范围信号；
帧发送缓存器模块TxRAM_IP(3)用于接收上层接口逻辑模块(1)发送的数据信息，并将接收到的数据信息发送至下层光纤收发逻辑模块(8)；
读回数据选择器模块(4)用于接收帧读回缓存器模块RAM_iP(5)发送的上层数据信息；还用于接收帧接收缓存器模块RxRAM(6)发送的光纤传输数据信息；还用于接收状态寄存器模块SR(7)发送的光纤接收逻辑状态数据；还用于接收上层接口逻辑模块(1)发送的读取地址信号；还用于根据该读取地址信号将光纤接收逻辑状态数据或上层发送数据映射至接收数据信息的地址空间，将映射后的数据信息发送至上层接口逻辑模块(1)；
帧读回缓存器模块RAM_iP(5)用于接收上层接口逻辑模块(1)发送的上层数据信息，并将接收到的上层数据信息发送至读回数据选择器模块(4)；
帧接收缓存器模块RxRAM(6)用于接收下层光纤收发逻辑模块8发送的光纤传输数据信息，并将接收到的光纤传输数据信息发送至读回数据选择器模块(4)；
状态寄存器模块SR(7)用于存储下层光纤收发逻辑模块(8)发送的光纤的收发状态信息，并将光纤的收发状态信息发送至读回数据选择器模块(4)；
状态信息包括：接收帧基址缓存信息、接收帧范围缓存信息和完成帧接收次数信息；
下层光纤收发逻辑模块(8)用于接收光纤数据信息，并将接收的光纤传输数据发送至帧接收缓存器模块RxRAM(6)；同时将光纤的收发状态信息发送至状态寄存器模块SR(7)。
具体实施方式二、本实施方式是对具体实施方式一所述的FC-AE-1553协议接口卡存储器映射装置的进一步说明，帧发送缓存器模块TxRAM_IP(3)、帧读回缓存器模块RAM_IP(5)和帧接收缓存器模块RXRAM6均采用双口RAM实现。
帧发送缓存器模块、帧接收缓存器模块以及帧读回缓存器模块采用三块独立的简单双口RAM实现，收发通道相互独立，缓存区相互独立，并可由上层接口逻辑模块通过统一化的存储器访问接口访问。实现了光纤通道逻辑光纤帧收发的全双工。
具体实施方式三、本实施方式是对具体实施方式一所述的FC-AE-1553协议接口卡存储器映射装置的进一步说明，控制寄存器模块CR(2)和状态寄存器模块SR(7)均采用只读或只写存储器实现。
控制寄存器模块和状态寄存器模块均采用单一的只读、只写存储器实现，将只写存储器与帧读回缓存器模块RAM_IP(5)结合来实现可读写寄存器。
具体实施方式四、本实施方式是对具体实施方式一所述的FC-AE-1553协议接口卡存储器映射装置的进一步说明，本实施方式中所述的FC-AE-1553协议接口卡存储器映射装置采用FPGA实现。
具体实施方式五、本实施方式是对具体实施方式一所述的FC-AE-1553协议接口卡存储器映射装置的进一步说明，上层接口逻辑模块的地址线位宽为15，数据线位宽为32，帧发送缓存器模块TxRAM_IP(3)、帧读回缓存器模块RAM_IP(5)和帧接收缓存器模块块RXRAM(6)的地址线位宽均为14位，数据线位宽均为32位，上层接口逻辑模块的地址线的第15位的值为0时，上层接口逻辑模块读取读帧读回缓存器模块RAM_IP(5)的数据；当层接口逻辑模块的地址线的第15位的值为1时，上层读取帧接收缓存器模块RXRAM(6)的数据。
在本发明中，上层接口逻辑模块的地址线位宽为15，数据线位宽为32，上层能访问到215共32767个地址。选取的3块缓存器模块均为地址线位宽为14，数据线位宽为32位的64KB大小的简单双口RAM。定义上层接口逻辑模块的读写数据地址的有效位宽为14位，第15位地址总线作为上层读数据时的控制信号。当第15位地址线的值为0时，上层读取读回缓存区的数据；当第15位地址线为1时，上层读取帧接收缓存13的数据。这样使得上层接口逻辑模块既能读取由光纤通道发送的数据又能读取写入到发送缓存的数据，且上层读写互不影响，实现了全双工。
通过增添了帧读回缓存器模块并且将读地址的最高位作为读回数据选择器选择读回数据区，不仅能实现上下层逻辑的数据收发链路，而且使得上层接口逻辑模块可以选择性的读回上层写入到发送缓存的数据，在实际工程的调试与维护中具有重要意义。并且上层读写与下层读写互不干扰，上层接口逻辑模块单端口读写可同时进行，实现了全双工。
由于上层第15位地址线的控制作用：为0时，读取读回缓存器模块的数据即为发送缓存器模块的数据；为1时，读取接收缓存器模块的数据，导致地址16384～32767为64KB的接收缓存区18，发送缓存区17为地址段512～16383共62KB。0～255地址段的控制区15与256～511地址段的状态区16是为控制寄存区与状态寄存器预留的地址空间。
(1)控制区15(0～255)是为控制寄存器预留的地址段，对于上层接口逻辑模块而言是可读可写区；上层接口逻辑模块将控制信号写入地址为0～255控制寄存器同时将信号写入读回缓存器模块中，上层逻辑在读回数据选择器为0时，通过读回缓存器模块读取写入的控制信息，如此将只写存储器接口与专用的读回RAM结合来实现可读写寄存器。本发明中控制寄存器如下：
CR_000：Led_8控制
通过对led灯的控制来指示pcie写操作正常
CR_001：帧发送触发
通过写非零数据产生上升沿来触发发送
CR_002：帧发送基址
要发送的数据的起始地址，有效地址为512-16383
CR_003:帧发送范围
要发送的数据的长度，以地址数(即字数)计算
(2)状态区16(256～511)将下层的工作状态返回给上层接口逻辑器模块，从而使上层做出正确的控制操作。状态区16位对上层而言为只读存储区。下层逻辑将状态信号写入地址为256～511的状态寄存器，上层逻辑在读回数据选择器14位为0时，读取状态寄存器。本发明中的状态寄存器如下：
SR_256：Led_8状态读回
通过读回对CR_000的写入值来指示pcie写操作正常
SR_257：发送通道准备就绪
在每次发送前上层接口逻辑7先查询此状态进行确认
若非0，表明发送通道空闲，上层接口逻辑7可以开始一次帧发送
若为0，则需保持等待直到当前帧发送完成
SR_258：开始帧发送次数
通过在fc2层中对接收到的有效发送触发计数实现，用于调试
SR_259：完成帧发送次数
通过在fc2层中对帧发送完成信号计数实现，用于调试
SR_260：接收帧缓存基址
接收帧缓存数据的起始地址，有效地址为16384-32767
SR_261：接收帧缓存范围
接收帧缓存数据的长度，以地址数(即字数)计算
SR_262：完成帧接收次数
表明接收通道已完成接收(即存入接收缓存中)的帧的个数，用于调试
通过轮询此寄存器的值来得知接收到新的帧
(3)发送缓存区17(512～16383)，当控制位(第15位地址总线)为0时，读取帧读回缓存器模块RAM_ip的数据。相当于读取上层接口逻辑模块送入到下层光纤收发逻辑的数据。对于上层接口逻辑模块，发送缓存区17位为可读写区。
具体的硬件实现方式为：上层接口逻辑模块将待发送数据同时写入到发送缓存器模块TxRAM_IP和读回缓存器模块RAM_ip的512～16383KB数据段，发送缓存器模块TxRAM_IP的读端口与下层光纤收发逻辑模块相连，下层光纤收发逻辑模块读取相应数据段的内容发送至光纤通路。上层接口逻辑模块通过读回缓存区器模块RAM_ip的读端口读回写入到发送缓存器模块17512～16383KB数据段的数据。由于要给控制寄存器模块与状态寄存器模块让出地址空间，发送缓存器模块TxRAM_IP的0～511数据段空置无效，读回缓存器模块RAM_ip可以用来读写控制区与发送缓存区的数据，而状态区的数据直接由状态寄存器模块读回，并不占用读回缓存器模块RAM_ip的256～511地址段，因此读回缓存器模块RAM_ip的256～511地址段无效。如此，上层可实现对发送数据的读写并实现全双工，并且与下层数据读取相互独立，互不影响。
(4)接收缓存区18(16384～32767)是由接收缓存器模块RxRAM 1364KB映射而成。用来读取由光纤传回的数据。
具体实施方式六、本实施方式所述FC-AE-1553协议接口卡存储器映射方法，该方法的具体包括的步骤为：
用于接收DSP器件和上位机发送的数据信息，并将接收的数据进行统一转换后分别发送至控制寄存器模块CR(2)、帧发送缓存器模块TxRAM_IP(3)和帧读回缓存器模块RAM_iP(5)；并读取读回数据选择器模块(4)的地址的步骤；
控制寄存器模块CR(2)用于接收上层接口逻辑模块(1)发送的光纤收发控制信号，并将光纤收发控制信号发送至发送下层光纤收发逻辑模块(8)的步骤；
所述光纤收发控制信号包括帧发送触发信号、帧发送基址信号和帧发送范围信号；
用于接收上层接口逻辑模块(1)发送的数据信息，并将接收到的数据信息发送至下层光纤收发逻辑模块(8)的步骤；
用于接收帧读回缓存器模块RAM_iP(5)发送的上层发送数据；还用于接收帧接收缓存器模块RxRAM(6)发送的光纤传输数据信息；还用于接收状态寄存器模块SR(7)发送的光纤接收逻辑状态数据；还用于接收上层接口逻辑模块(1)发送的读取地址信号；还用于根据该读取地址信号将光纤接收逻辑状态数据或上层发送数据映射至接收数据信息的地址空间，将映射后的数据信息发送至上层接口逻辑模块(1)的步骤；
用于接收上层接口逻辑模块(1)发送的数据信息，并将接收到的上层数据信息发送至读回数据选择器模块(4)的步骤；
用于接收下层光纤收发逻辑模块(8)发送的光纤传输的数据信息，并将接收到的光纤传输数据信息发送至读回数据选择器模块(4)的步骤；
用于存储下层光纤收发逻辑(8)的状态信息，并将光纤的收发状态信息发送至读回数据选择器模块(4)的步骤；
状态信息包括：接收帧基址缓存信息、接收帧范围缓存信息和完成帧接收次数信息；
用于接收光纤输出的数据信息，并将接收数据信息发送至帧接收缓存器模块RxRAM(6)；同时将光纤收发的状态信息发送至状态寄存器模块SR(7)的步骤。
本发明作为上下层模块数据传输的中间层，发挥着上下层连接的桥梁作用。在实现上下层存储区域映射的功能时，需要同时兼顾上下层数据传输需求。上层接口逻辑模块提供帧数据、发送触发等控制信号给光纤发送通道，同时也要接收由光纤接收通道接收到的帧数据以及由光纤发送通道反馈回来的状态信息。基于以上的需求，至少需要提供2块缓存器模块——帧发送缓存器模块与帧接收缓存器模块，来实现发送数据与接收通数据的独立性。
帧发送缓存器模块用来缓存上层接口逻辑模块写入发送给光纤的数据信息；需要帧接收缓存器模块用来缓存下层光纤收发逻辑传回数据信息。然而作为中间逻辑层，对上层接口逻辑来说，存入到存储器映射装置的发送数据信息对上层接口逻辑模块要既可读又可写；存入到存储器映射装置的接收数据信息对上层接口逻辑模块要满足可读的需求。同时，对于下层来说，存入到存储器映射装置的发送数据信息要可读；存入到存储器映射装置的接收数据信息要可写。若2块缓存器模块为真双口RAM，能够满足上述的上下层逻辑读写需求，但真双口RAM一侧端口的读写并不是独立的，并不满足一侧端口的全双工实现。而对上层接口逻辑模块来说，读写是可以同时进行，因此2块真双口RAM并不能满足设计需求。基于上述情况，本发明采用了3块简单双口RAM来实现，这样的设计不仅能满足上下层逻辑数据读写需求，收发通道相互独立，而且还能满足上层接口逻辑模块读写全双工实现，同时，上层接口逻辑模块的控制信息以及下层逻辑的状态信息则通过寄存器寻址方式来实现。
本发明的主要特点是在发送、接收两块缓存器模块的基础上增加了一块读回缓存器模块，这块读回缓存器模块是用来读回上层接口逻辑模块写入到发送缓存器模块中的数据信息。
发送缓存器模块与读回缓存器模块共享上层的写信号，即上层接口逻辑模块写入到发送缓冲区的数据也同样被写到了读回缓存区。下层光纤收发逻辑从发送缓存器模块的读端口读取要发送的数据，由于读回缓存器模块的数据与发送缓存器模块的数据一致，上层接口逻辑模块从读回缓存器模块的读端口读取写入到发送缓存器模块的数据，这样保证上下两层发送读数据相互独立。
接收缓存器模块的写信号端口与下层光纤收发逻辑模块，读端口经读回数据选择器与上层接口逻辑模块相连，但上层接口逻辑模块只有一个读端口，一个时钟只能从一块缓存器模块中读数，因此需曾加控制位来控制读取数据的来源。
本发明所述存储器映射装置与上下层逻辑的帧收发流程如下：
(1)帧发送流程
1.上层接口逻辑模块将要发送的帧数据写入至发送缓存器模块TxRAM与读回缓存器模块RAM_ip的512～16383地址段；
2.上层接口逻辑模块修改帧发送基址(CR_002)及帧发送范围(CR_003)的值，注意均是以字为单位；
3.下层光纤收发逻辑模块的发送通道轮询发送通道准备就绪(SR_257>0？)直至发送通道可以发送；
4.上层接口逻辑模块对帧发送触发(CR_001)先写0再写1产生上升沿触发发送通道开始发送帧；
(2)帧接收流程
1.上层接口逻辑模块通过轮询完成帧接收次数(SR_262)状态寄存器模块获知接收帧到达。
2.上层接口逻辑模块通过读取接收帧缓存基址(SR_260)和接收帧缓存范围(SR_261)来获取当前接收帧的缓存基址及缓存地址数，注意均是以字为单位。
3.上层接口逻辑模块在下一帧到达前尽快从接收缓存器模块RxRAM中读取数据，否则数据可能会被冲掉。
本发明所述储器映射装置用于衔接上层接口逻辑模块与下层光纤收发逻辑模块。对于上层接口，发明所述储器映射装置为一整块可由统一存储器访问控制信号进行读写访问的地址空间，对于下层光纤收发逻辑模块，发明所述储器映射装置为提供帧收发缓存区及帧收发过程的控制信号，并采集帧收发的状态信号。
发明所述储器映射装置为采用帧发送缓存器模块、帧接收缓存器模块、帧读回缓存器模块、控制寄存器模块、状态寄存器模块个功能模块实现，具有如下优点：
(1)通过切换不同的接口逻辑使得DSP或PC机可以有统一化的存储器访问接口，二者对存储空间的访问完全一致，大大减小了相互之间移植程序的复杂度。
(2).通过三块简单双口RAM实现了对光纤通道逻辑光纤帧收发的全双工支持，收发通道相互独立，有相互独立的缓存区，并且可由上层通过统一化的存储器访问接口访问，在工程实践中具有中重要应用价值。
(3)控制寄存器模块和状态寄存器模块均采用单一的只读、只写存储器接口实现，将只写存储器接口与专用的读回RAM结合来实现可读写寄存器。采用这种方式可以将对可读写寄存器的上层读取与下层写入相分离，方便了寄存器的添加。
Claims (5)
1.FC-AE-1553协议接口卡存储器映射装置，其特征在于，该装置包括上层接口逻辑模块(1)、控制寄存器模块CR(2)、帧发送缓存器模块TxRAM_IP(3)、读回数据选择器模块(4)、帧读回缓存器模块RAM_iP(5)、帧接收缓存器模块RxRAM(6)、状态寄存器模块SR(7)和下层光纤收发逻辑模块(8)；
上层接口逻辑模块(1)用于接收DSP器件和上位机发送的上层数据信息，并将接收的数据进行统一转换后分别发送至控制寄存器模块CR(2)、帧发送缓存器模块TxRAM_IP(3)和帧读回缓存器模块RAM_iP(5)；并读取读回数据选择器模块(4)的地址；
控制寄存器模块CR(2)用于接收上层接口逻辑模块(1)发送的光纤收发控制信号，并将光纤收发控制信号发送至下层光纤收发逻辑模块(8)；
所述光纤收发控制信号包括帧发送触发信号、帧发送基址信号和帧发送范围信号；
帧发送缓存器模块TxRAM_IP(3)用于接收上层接口逻辑模块(1)发送的数据信息，并将接收到的数据信息发送至下层光纤收发逻辑模块(8)；
读回数据选择器模块(4)用于接收帧读回缓存器模块RAM_iP(5)发送的上层数据信息；还用于接收帧接收缓存器模块RxRAM(6)发送的光纤传输数据信息；还用于接收状态寄存器模块SR(7)发送的光纤接收逻辑状态数据；还用于接收上层接口逻辑模块(1)发送的读取地址信号；还用于根据该读取地址信号将光纤接收逻辑状态数据或上层发送数据映射至接收数据信息的地址空间，将映射后的数据信息发送至上层接口逻辑模块(1)；
帧读回缓存器模块RAM_iP(5)用于接收上层接口逻辑模块(1)发送的上层数据信息，并将接收到的上层数据信息发送至读回数据选择器模块(4)；
帧接收缓存器模块RxRAM(6)用于接收下层光纤收发逻辑模块(8)发送的光纤传输数据信息，并将接收到的光纤传输数据信息发送至读回数据选择器模块(4)；
状态寄存器模块SR(7)用于存储下层光纤收发逻辑模块(8)发送的光纤的收发状态信息，并将光纤的收发状态信息发送至读回数据选择器模块(4)；
状态信息包括：接收帧基址缓存信息、接收帧范围缓存信息和完成帧接收次数信息；
下层光纤收发逻辑模块(8)用于接收光纤传输数据信息，并将接收的光纤传输数据发送至帧接收缓存器模块RxRAM(6)；同时将光纤的收发状态信息发送至状态寄存器模块SR(7)。
2.根据权利要求1所述的FC-AE-1553协议接口卡存储器映射装置，其特征在于，帧发送缓存器模块TxRAM_IP(3)、帧读回缓存器模块RAM_iP(5)和帧接收缓存器模块RxRAM(6)均采用双口RAM实现。
3.根据权利要求1所述的FC-AE-1553协议接口卡存储器映射装置，其特征在于，控制寄存器模块CR(2)和状态寄存器模块SR(7)均采用只读或只写存储器实现。
4.根据权利要求1所述的FC-AE-1553协议接口卡存储器映射装置，其特征在于，FC-AE-1553协议接口卡存储器映射装置采用FPGA实现。
5.根据权利要求1所述的FC-AE-1553协议接口卡存储器映射装置，其特征在于，上层接口逻辑模块(1)的地址线位宽为15，数据线位宽为32，帧发送缓存器模块TxRAM_IP(3)、帧读回缓存器模块RAM_iP(5)和帧接收缓存器模块RxRAM(6)的地址线位宽均为14位，数据线位宽均为32位，上层接口逻辑模块(1)的地址线的第15位的值为0时，上层接口逻辑模块(1)读取帧读回缓存器模块RAM_iP(5)的数据；当上层接口逻辑模块(1)的地址线的第15位的值为1时，上层接口逻辑模块(1)读取帧接收缓存器模块RxRAM(6)的数据。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410177879.7A CN103942014B (zh) | 2014-04-29 | 2014-04-29 | Fc-ae-1553协议接口卡存储器映射装置及存储器映射方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410177879.7A CN103942014B (zh) | 2014-04-29 | 2014-04-29 | Fc-ae-1553协议接口卡存储器映射装置及存储器映射方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103942014A CN103942014A (zh) | 2014-07-23 |
| CN103942014B true CN103942014B (zh) | 2017-02-08 |
Family
ID=51189695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410177879.7A Expired - Fee Related CN103942014B (zh) | 2014-04-29 | 2014-04-29 | Fc-ae-1553协议接口卡存储器映射装置及存储器映射方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103942014B (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104991880B (zh) * | 2015-06-03 | 2018-02-27 | 北京浩正泰吉科技有限公司 | 一种基于pci‑e接口的fc‑ae‑asm通讯板卡 |
| CN105007151A (zh) * | 2015-07-23 | 2015-10-28 | 株洲南车时代电气股份有限公司 | 一种高低速总线通讯方法及装置 |
| CN109669397B (zh) * | 2018-12-07 | 2020-07-14 | 北京精密机电控制设备研究所 | 一种fc-ae-1553光纤总线通信伺服控制器 |
| CN111522499B (zh) * | 2019-02-01 | 2023-08-08 | 香港商希瑞科技股份有限公司 | 运维数据读取装置及其读取方法 |
| CN110489355B (zh) * | 2019-08-19 | 2020-12-08 | 上海安路信息科技有限公司 | 逻辑bram的映射方法及其系统 |
| CN113595844B (zh) * | 2021-08-03 | 2022-07-08 | 北京国科天迅科技有限公司 | 一种数据交互的方法及装置 |
| CN115589272B (zh) * | 2022-10-13 | 2024-04-09 | 中国船舶重工集团公司第七一九研究所 | 一种基于fc-ae的高精度脉冲同步系统 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102650958A (zh) * | 2012-03-31 | 2012-08-29 | 哈尔滨工业大学 | Fc-ae-1533总线测试系统 |
| CN102662330A (zh) * | 2012-04-13 | 2012-09-12 | 哈尔滨工业大学 | Fc-ae-1533设备故障仿真装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7636331B2 (en) * | 2004-04-19 | 2009-12-22 | Lg Electronic Inc. | Transmission of control information in wireless communication system |
| US7899396B2 (en) * | 2006-06-02 | 2011-03-01 | Qulacomm Incorporated | Efficient operation for co-located WLAN and Bluetooth |
-
2014
- 2014-04-29 CN CN201410177879.7A patent/CN103942014B/zh not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102650958A (zh) * | 2012-03-31 | 2012-08-29 | 哈尔滨工业大学 | Fc-ae-1533总线测试系统 |
| CN102662330A (zh) * | 2012-04-13 | 2012-09-12 | 哈尔滨工业大学 | Fc-ae-1533设备故障仿真装置 |
Non-Patent Citations (1)
| Title |
|---|
| 《可在未来航天器电子联网系统中应用的FC-AE-1553》;冯文全等;《遥测遥控》;20041130;第25卷(第6期);第57-61页 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103942014A (zh) | 2014-07-23 |
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB03 | Change of inventor or designer information |
Inventor after: Wang Qiang Inventor after: Wang Binbin Inventor after: Lu Enmeng Inventor after: Du Ling Inventor after: Liao Xiaohai Inventor after: Yin Mengzheng Inventor after: Hong Xuehuan Inventor after: Liu Yipeng Inventor before: Wang Binbin Inventor before: Lu Enmeng Inventor before: Wang Qiang Inventor before: Du Ling Inventor before: Liao Xiaohai Inventor before: Yin Mengzheng Inventor before: Hong Xuehuan Inventor before: Liu Yipeng |
|
| COR | Change of bibliographic data | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
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|
| TR01 | Transfer of patent right | ||
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|
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