CN103914584A - 用于受控的谐振功率传输的方法和电路 - Google Patents

Abstract

提供了用于受控的谐振功率传输的方法和电路。更具体而言，提供了在时钟分布网络中再循环能量。一种电路包括：与时钟信号相关联并具有连接到第一负载电容的输出的时钟驱动器。该电路还包括与第一负载电容并联连接的第二负载电容。该电路进一步包括功率传输电路，功率传输电路包括在第一负载电容和第二负载电容之间串联连接的电感器和传输门。功率传输电路基于时钟信号控制第一负载电容和第二负载电容之间的能量流动。

Description

用于受控的谐振功率传输的方法和电路

技术领域

本发明涉及集成电路中的时钟分布，更具体而言，涉及降低由集成电路中的时钟分布系统消耗的功率。

背景技术

用于驱动集成电路芯片中的时钟分布系统的功率代表系统总功率的一大部分。谐振钟控是通过用谐振时钟网络再循环能量，而可用于降低驱动时钟分布系统所需功率，从而降低系统总功率的技术。可使用耦合的LC振荡器电路获得谐振钟控，其中，电感器（由电感L表示）使功率再循环用于钟控被驱动电路（由电容C表示）。然而，基于LC的谐振钟控具有以下缺点：它仅限于窄工作频率范围；它提供时钟波形的慢转换速率（例如正弦波而不是方波）；它需要大的片上面积以容纳LC振荡器的电感器。

因此，本领域中存在克服上文所述的不足和限制的需要。

发明内容

在本发明的第一方面中，存在一种用于在时钟分布网络中再循环能量的电路。该电路包括：与时钟信号相关联并具有连接到第一负载电容的输出的时钟驱动器。该电路还包括与第一负载电容并联连接的第二负载电容。该电路进一步包括功率传输电路，该功率传输电路包括在第一负载电容和第二负载电容之间串联连接的电感器和传输门。该功率传输电路基于时钟信号控制在第一负载电容和第二负载电容之间的能量流动。

在本发明的另一方面中，存在一种用于在时钟分布网络中再循环能量的电路。该电路包括：与第一时钟信号相关联的第一时钟驱动器，以及与第二时钟信号相关联的第二时钟驱动器。该电路还包括第一负载电容，该第一负载电容包括由第一时钟驱动器驱动的第一元件。该电路进一步包括第二负载电容，该第二负载电容包括由第二时钟驱动器驱动的第二元件。该电路另外包括功率传输电路，当第一时钟信号在第一状态时，该功率传输电路从第一负载电容到第二负载电容传输能量，而当第一时钟信号在第二状态时，该功率传输电路从第二负载电容到第一负载电容传输能量。

在本发明的另一方面中，存在一种在时钟分布网络中再循环能量的方法。该方法包括提供时钟信号到时钟分布网络。该方法还包括：基于时钟信号的状态，控制时钟分布网络中的第一负载电容和时钟分布网络中的第二负载电容之间的能量传输。

在本发明的另一方面中，提供了一种有形地体现在机器可读存储介质中的用于设计、制造或测试集成电路的设计结构。该设计结构包括本发明的结构。在进一步的实施例中，在机器可读数据存储介质上编码的硬件描述语言（HDL）设计结构包含元件，当在计算机辅助设计系统中被处理时，该元件生成用于在包括本发明结构的时钟分布网络中再循环能量的电路的机器可执行表示。在再一实施例中，提供了一种计算机辅助设计系统中的方法，用于生成用于在时钟分布网络中再循环能量的电路的功能设计模型。该方法包括生成用于在时钟分布网络中再循环能量的电路的结构元件的功能表示。

附图说明

参照多个注释的附图，以本发明示例性实施例的非限制性实例方式，在下面详细说明中描述本发明。

图1显示用于谐振时钟分布电路的电路的示意图；

图2显示根据本发明各方面的在两个电容器之间提供电感器辅助的功率传输的电路的示意图；

图3显示根据本发明各方面的在差分钟控中提供谐振功率传输辅助的功率降低的电路的示意图；

图4显示根据本发明各方面的在差分钟控中提供谐振功率传输辅助的功率降低的另一电路的示意图；

图5显示根据本发明各方面的在图4的电路的各个节点处的仿真数据；

图6显示根据本发明各方面的用于单端时钟分布的电路的示意图；以及

图7是半导体设计、制造和/或测试中使用的设计过程的流程图。

具体实施方式

本发明涉及集成电路中的时钟分布，更具体而言，涉及降低由集成电路中的时钟分布系统消耗的功率。根据本发明的各方面，通过在两个电容元件之间而不是电容元件和电感器之间使功率再循环来获得钟控中的功率降低。在实施例中，开关和/或二极管用于功率传输电路中，用以控制两个电容元件之间能量传输的定时和方向，这允许功率传输电路用于宽频带操作中。在特定实施例中，开关和二极管用于控制两个差分时钟相位之间的功率传输，其中电荷在两个时钟之间传输而不是被直接放电到地。

本发明的实施方式在宽频率范围内节省功率，这是因为功率传输电路不受固有的LC谐振频率控制。此外，本发明的实施方式产生像方形的轨到轨数字脉冲而不是正弦波。本发明的实施方式还利用比基于LC的谐振时钟电路较少的芯片面积，这是因为创新的功率传输电路中使用的电感元件比在基于LC的谐振时钟电路中所使用的电感元件小，由于在本发明的实施例中没有谐振要求。

图1显示用于谐振时钟分布电路5的电路的示意图，该谐振时钟分布电路5包括时钟驱动器10、负载电容15、电感器20以及去耦电容器25。时钟驱动器10与时钟信号相关联，并提供电源电流（例如时钟驱动器电流）到由负载电容15表示的器件。负载电容15表示耦合到时钟驱动器10的输出的所有钟控器件（例如由时钟分布网络中的时钟驱动器10驱动）的总电容。电感器20与负载电容15并联连接并被偏置在电源电压的一半（例如VDD/2）。电路5的谐振频率是电感器20的值（L）和负载电容15的值（C）的函数。实际上，电感器20被定尺寸为使得电路5的谐振频率匹配时钟频率，在这种情况下发生谐振，其中存储在负载电容15中的无功功率被传输到电感器20并在下一个时钟周期上被再循环回到负载电容15。功率的这种再循环降低了由时钟驱动器10提供给负载电容15的总功率。

仍然参照图1，时钟驱动器10必须比负载电容15相对弱，例如扇出>>10，以便实现显著的功率节省。此外，电感器20必须足够大，用以存储从负载电容15接收的功率，而电感器20的这个相对大的尺寸导致大面积的不利后果，例如增加芯片尺寸。此外，电路5仅当时钟频率匹配或超过LC系统的谐振频率时提供功率节省，这导致电路具有窄频带操作。

图2显示根据本发明的各方面的在两个电容器之间提供电感辅助的功率传输的电路40的示图。电路40包括在两个电容器C1和C2之间连接的电感器45和开关50（例如传输门）。在实施例中，经由电感器45在两个电容器C1和C2之间传输（例如再循环）无功能量。开关50可用于控制电容器C1和C2之间能量传输的定时和方向，而电感器45被定尺寸为相对较小，以辅助电容器C1和C2之间的快速能量传输。以这种方式，与在基于LC的谐振时钟电路中的电容器和电感器之间再循环功率相比，电路40可用于在两个电容器C1和C2之间再循环功率。由电路40提供的功率传输不依赖于LC电路的谐振频率，因此可用于在比传统的基于LC的谐振时钟电路更宽的频带上再循环功率。

图3显示根据本发明的各方面的在差分钟控中提供谐振功率传输辅助的功率降低的电路100的示图。在实施例中，电路100包括提供各自的相对彼此异相180°的时钟信号“C0”和“C180”的第一时钟驱动器105（例如驱动反相器）和第二时钟驱动器110（例如驱动器反相器）。电路100还包括：表示由第一时钟驱动器105驱动的器件（例如触发器等）的第一负载电容115，以及表示由第二时钟驱动器110驱动的器件（例如触发器等）的第二负载电容120。第一时钟驱动器105与第一时钟信号C0相关联，并提供电源电流（例如时钟驱动器电流）到由第一负载电容115表示的器件。第二时钟驱动器110与第二时钟信号C180相关联，并提供电源电流（例如时钟驱动器电流）到由第二负载电容120表示的器件。在实施例中，第一负载电容115和第二负载电容120并联布置，并且连接到地GND。

根据本发明各方面，第一传输路径125和第二传输路径130连接在第一负载电容115和第二负载电容120之间。在实施例中，第一传输路径125包括串联连接的第一电感器135、第一二极管140和第一传输门145，而第二传输路径130包括串联连接的第二电感器150、第二二极管155和第二传输门160。第一传输门145和第二传输门160每个都可包括场效应晶体管（FET）或能够选择性地断开和闭合各自的第一传输路径125和第二传输路径130的任何其它合适的开关。第一二极管140将第一传输路径125中的功率传输限制到第一方向，即从第一负载电容115向第二负载电容120。相反，第二二极管155将第二传输路径130中的功率传输限制在与第一方向相反的第二方向，即从第二负载电容120向第一负载电容115。

仍然参照图3，第一传输门145由与第一时钟驱动器105相关联的第一时钟信号C0控制，使得当第一时钟信号C0变高时第一传输门145闭合（例如完成第一传输路径125），而当第一时钟信号C0变低时断开。类似地，第二传输门160由与第二时钟驱动器110相关联的第二时钟信号C180控制，使得当第二时钟信号C180变高时第二传输门160闭合，而当第二时钟信号C180变为低时断开。

在操作中，电路100经由第一传输路径125和第二传输路径130在第一负载电容115和第二负载电容120之间再循环功率。特别地，当第一时钟信号C0变高而第二时钟信号C180变低时，第一传输门145闭合而第二传输门160断开，这允许存储在第一负载电容115中的功率经由第一传输路径125放电（例如传输）到第二负载电容120。相反，当第二时钟信号C180变高而第一时钟信号C0变低时，第二传输门160闭合而第一传输门145断开，这允许存储在第二负载电容120中的功率经由第二传输路径130放电（例如传输）到第一负载电容115。第一二极管140和第二二极管155防止功率通过各自的第一传输路径125和第二传输路径130回流。这个功率再循环降低必须由第一时钟驱动器105和第二时钟驱动器110提供到受驱动器件（例如由第一负载电容115和第二负载电容120表示）的总功率。

图4显示根据本发明各方面的在差分钟控中提供谐振功率传输辅助的功率降低的另一电路100’的示图。在实施例中，电路100’包括：具有第一时钟信号C0的第一时钟驱动器105、具有第二时钟信号C180的第二时钟驱动器110、第一负载电容115和第二负载电容120，所有这些可能与关于图3所述的相同。

根据本发明各方面，电路100’包括连接在第一负载电容115和第二负载电容120之间的单个双向传输路径200（例如功率传输电路），而不是关于图3中的电路100所述的两个独立的单向传输路径。在实施例中，传输路径200包括选择性地允许功率从第一负载电容115向第二负载电容120传输和反之亦然的电感器205和传输门210。

继续参照图4，传输门210由源自第一时钟信号C0的控制信号“Cs”控制。在实施例中，电路100’被构造和布置为使得控制信号Cs在第一时钟信号C0的上升沿212期间而且还在第一时钟信号C0的下降沿213期间被脉冲化（如脉冲211处所示）。控制信号Cs的脉冲由包括一系列的反相器215和XOR逻辑元件220的脉冲生成电路提供，所述一系列的反相器215和XOR逻辑元件220接收第一时钟信号C0作为输入并如图4所示连接。根据本发明各方面，当控制信号Cs在第一时钟信号C0的上升沿处脉冲化时，能量从第一负载电容115经由传输路径200传输到第二负载电容120。相反，当控制信号Cs在第一时钟信号C0的下降沿处脉冲化时，能量从第二负载电容120经由传输路径200传输到第一负载电容115。以这种方式，控制信号Cs和传输门210用于控制第一负载电容115和第二负载电容120之间能量传输的定时和方向，而无需使用二极管。

在实施例中，第一时钟驱动器105包括被最优地定尺寸以节省功率的反相器，因为它与第一负载电容115和第二负载电容120之间的谐振路径竞争。太强的反相器减小由功率再循环提供的功率节省，而太弱的反相器降低控制信号Cs的转换速率和振幅。在示例性实施方式中，时钟驱动器105的反相器具有大约1.0mm的总宽度和大约40nm的沟道长度，然而本发明并不限于这些值，并且可使用任意合适尺寸的反相器。

仍然参照图4，电感器205可比传统的基于LC的谐振时钟系统中使用的电感器小得多（例如小一个数量级）。例如，电感器205可以是大约10pH（皮亨），而第一负载电容115和第二负载电容120每个都可以是大约100pF（皮法），然而本发明并不限于这些值，可使用任意合适的尺寸。

根据本发明各方面，驱动传输门210的控制信号Cs的脉冲211的宽度被控制为可与第一时钟信号C0的上升时间和下降时间相比（例如对应）。脉冲宽度由反相器215的数量和尺寸确定，并被优化为足够长以允许第一负载电容115和第二负载电容120充分放电，而不要在充分放电后允许回流。在示例性实施例中，控制信号Cs的脉冲211具有大约45ps（皮秒）的宽度，而传输门210具有大约1.8mm的总宽度和大约40nm的沟道长度，尽管可使用其他值。

此外，因为控制信号Cs源自第一时钟信号C0，控制信号Cs的脉冲211的宽度跨工艺变化跟踪第一时钟信号的上升时间和下降时间。例如，当工艺变化使得第一时钟信号C0具有比标称上升时间稍长的上升时间时，由于脉冲宽度基于时钟信号，控制信号Cs的脉冲宽度也将比其标称值稍长。相反，当工艺变化使得第一时钟信号C0具有比标称上升时间稍短的上升时间时，由于脉冲宽度基于时钟信号，控制信号Cs的脉冲宽度也将比其标称值稍短。

图5显示图4的电路100’的各个节点处的仿真数据。图表300显示在第一负载电容115处作为时间函数的输出脉冲的电压。图表310显示作为时间函数的控制信号Cs的电压。图表320显示作为时间函数的通过传输路径200的电流。而图表330显示作为时间函数的总负载电流（例如从时钟驱动器和传输路径提供的电流总和）。图表320中所示的谐振路径电流的最高幅度峰335a和谷335b与图表310的控制信号的脉冲一致，并且表示在传输门210闭合时第一负载电容115和第二负载电容120之间的功率传输。这些峰335a和谷335b表示功率节省，在于它们有助于图表330的总负载电流。随着电路100’中的VDD被设置到1伏，可在0.5GHz和4.0GHz之间的宽频率范围内获得大约24％至大约25％的功率节省。

图6显示根据本发明各方面的用于单端时钟分布的电路100”的示图。在实施例中，电路100”包括时钟驱动器105、负载电容115、包括电感器205和传输门210的传输路径200、反相器215和XOR逻辑220，所有这些都可类似于关于图4所述的相同编号的元件。电路100”涉及单端时钟分布而不是差分时钟，因此不包括与时钟驱动器105异相的第二时钟驱动器。此外，代替具有与第二时钟驱动器相关联的第二负载电容，电路100”包括为负载电容115暂时存储和再循环能量的虚设负载电容400。在实施例中，虚设负载电容400包括被构造和布置以提供类似于负载电容115的电容的一个或多个器件。

在操作中，电路100”基于时钟驱动器105的信号生成脉冲控制信号Cs，例如以和关于图4的电路100’所述方式类似的方式。控制信号Cs的脉冲闭合传输门210，这允许从负载电容115到虚设负载电容400的功率传输，反之亦然。由电路100”提供的功率节省通常对虚设负载电容400的大小不敏感，并且使用电路100”可获得大约18％的功率降低。

本文所述的发明的实施方式由此能够提供信号驱动电路，该信号驱动电路包括：输入信号；具有电容性负载的输出信号；耦合到输入信号和输出信号之间以在多个电压状态（例如两个电压状态）之间驱动电容性负载（例如负载电容）的缓冲器电路；虚设电容性负载（例如负载电容）；用于临时存储来自第一电容性负载的能量的电感器；以及用于控制电感器和电容性负载之间的能量流动的控制电路。虚设电容性负载可镜像该电容性负载。控制电路可包括与电感器和脉冲生成电路串联的开关。脉冲生成电路可被配置为在输出信号的每个变化处创建脉冲。脉冲生成电路可包括延迟和异或（XOR）逻辑。脉冲生成电路的脉冲可具有比输出信号的周期小得多的持续时间。控制电路可包括与电感器串联的开关和二极管。输出信号可以是差分的，而虚设负载可由第二电容性负载来代替，该第二电容性负载由来自第一电容性负载的输出信号的相反相位驱动。

本文所述的本发明的实施方式还可用于提供用于优化信号驱动电路中的功率的方法，该方法包括以下步骤：最初将缓冲器定尺寸为创建最低限度地可接受的信号特性，例如负载处的转换速率和振幅；添加包括开关、开关控制电路以及到信号驱动电路的小值电感器的谐振结构；设置开关尺寸为缓冲器尺寸的倍数（例如2）；调节开关控制电路的特性（例如脉冲宽度）以给出最小功率电平；调节电感器的电感以给出进一步的最小功率电平；以及调节开关的尺寸以进一步降低功率电平。该方法可包括重复调节，直到达到最小功率电平。

图7是在半导体设计、制造和/或测试中使用的设计过程的流程图7显示了例如在半导体IC逻辑设计、仿真、测试、布图和制造中使用的示例性设计流程900的方块图。设计流程900包括用于处理设计结构或器件以产生上述以及图2-4，图6中显示的设计结构和/或器件的逻辑上或其他功能上等效表示的过程、机器和/或机制。由设计流程900处理和/或产生的设计结构可以在机器可读传输或存储介质上被编码以包括数据和/或指令，数据和/或指令在数据处理系统上执行或以其他方式处理时，产生硬件组件、电路、器件或系统的逻辑上、结构上、机械上或其他功能上的等效表示。机器包括但不限于用于IC设计过程（例如设计、制造或仿真电路、组件、器件或系统）的任何机器。例如，机器可以包括：用于产生掩模的光刻机、机器和/或设备（例如电子束直写仪）、用于仿真设计结构的计算机或设备、用于制造或测试过程的任何装置，或用于将设计结构的功能上的等效表示编程到任何介质中的任何机器（例如，用于对可编程门阵列进行编程的机器）。

设计流程900可随被设计的表示类型而不同。例如，用于构建专用IC（ASIC）的设计流程900可能不同于用于设计标准组件的设计流程900，或不同于用于将设计实例化到可编程阵列（例如，由Inc.或Inc.提供的可编程门阵列（PGA）或现场可编程门阵列（FPGA））中的设计流程900。

图7显示了多个此类设计结构，其中包括优选地由设计过程910处理的输入设计结构920。设计结构920可以是由设计过程910生成和处理以产生硬件器件的逻辑上等效的功能表示的逻辑仿真设计结构。设计结构920还可以或备选地包括数据和/或程序指令，数据和/或程序指令由设计过程910处理时，生成硬件器件的物理结构的功能表示。无论表示功能和/或结构设计特性，均可以使用例如由核心开发人员/设计人员实施的电子计算机辅助设计（ECAD）生成设计结构920。当编码在机器可读数据传输、门阵列或存储介质上时，设计结构920可以由设计过程910内的或多个硬件和/或软件模块访问和处理以仿真或以其他方式在功能上表示例如图2-4，图6中显示的那些电子组件、电路、电子或逻辑模块、装置、器件或系统。因此，设计结构920可以包括文件或其他数据结构，其中包括人类和/或机器可读源代码、编译结构和计算机可执行代码结构，当文件或其他数据结构由设计或仿真数据处理系统处理时，在功能上仿真或以其他方式表示电路或其他级别的硬件逻辑设计。此类数据结构可以包括硬件描述语言（HDL）设计实体或遵循和/或兼容低级HDL设计语言（例如Verilog和VHDL）和/或高级设计语言（例如C或C++）的其他数据结构。

设计过程910优选地采用和结合硬件和/或软件模块，模块用于合成、转换或以其他方式处理图2-4，图6中显示的组件、电路、器件或逻辑结构的设计/仿真功能等价物以生成可以包含设计结构（例如设计结构920）的网表980。网表980例如可以包括编译或以其他方式处理的数据结构，数据结构表示描述与集成电路设计中的其他元件和电路的连接的线缆、分离组件、逻辑门、控制电路、I/O设备、模型等的列表。网表980可以使用迭代过程合成，其中网表980被重新合成一次或多次，具体取决于器件的设计规范和参数。对于在此的其他设计结构类型，网表980可以记录在机器可读数据存储介质上或编程到可编程门阵列中。介质可以是非易失性存储介质，例如磁或光盘驱动器、可编程门阵列、压缩闪存或其他闪存。此外或备选地，介质可以是可在其上经由因特网或其他适合联网手段传输和中间存储数据分组的系统或高速缓冲存储器、缓冲器空间或导电或光导器件和材料。

设计过程910可以包括用于处理包括网表980在内的各种输入数据结构类型的硬件和软件模块。此类数据结构类型例如可以驻留在库元件930内并包括一组常用元件、电路和器件，其中包括给定制造技术（例如，不同的技术节点，32纳米、45纳米、90纳米等）的模型、布图和符号表示。数据结构类型还可包括设计规范940、特征数据950、检验数据960、设计规则970和测试数据文件985，它们可以包括输入测试模式、输出测试结果和其他测试信息。设计过程910还可例如包括标准机械设计过程，例如用于诸如铸造、成型和模压成形等操作的应力分析、热分析、机械事件仿真、过程仿真。机械设计领域的技术人员可以在不偏离本发明的范围和精神的情况下理解在设计过程910中使用的可能机械设计工具和应用的范围。设计过程910还可包括用于执行诸如定时分析、检验、设计规则检查、放置和路由操作之类的标准电路设计过程的模块。

设计过程910采用和结合逻辑和物理设计工具（例如HDL编译器）以及仿真建模工具以便与任何其他机械设计或数据（如果适用）一起处理设计结构920连同显示的部分或全部支持数据结构，从而生成第二设计结构990。

设计结构990以用于机械设备和结构的数据交换的数据格式（例如以IGES、DXF、Parasolid XT、JT、DRC或任何其他用于存储或呈现此类机械设计结构的适合格式）驻留在存储介质或可编程门阵列上。类似于设计结构920，设计结构990优选地包括或多个文件、数据结构或其他计算机编码的数据或指令，它们驻留在传输或数据存储介质上，并且由ECAD系统处理时生成图2-4，图6中显示的本发明的或多个实施例的逻辑上或以其他方式在功能上等效的形式。在实施例中，设计结构990可以包括在功能上仿真图2-4，图6中显示的器件的编译后的可执行HDL仿真模型。

设计结构990还可以采用用于集成电路的布图数据交换的数据格式和/或符号数据格式（例如以GDSII（GDS2）、GL1、OASIS、图文件或任何其他用于存储此类设计数据结构的适合格式存储的信息）。设计结构990可以包括信息，例如符号数据、图文件、测试数据文件、设计内容文件、制造数据、布图参数、线缆、金属级别、通孔、形状、用于在整个生产线中路由的数据，以及制造商或其他设计人员/开发人员制造上述以及图2-4，图6中显示的器件或结构所需的任何其他数据。设计结构990然后可以继续到阶段995，例如，在阶段995，设计结构990：继续到流片（tape-out），被发布到制造公司、被发布到掩模室（mask house）、被发送到其他设计室，被发回给客户等。

上述方法用于集成电路芯片制造。制造者可以以原始晶片形式（即，作为具有多个未封装芯片的单晶片）、作为裸小片或以封装的形式分发所得到的集成电路芯片。在后者的情况中，以单芯片封装（例如，引线固定到母板的塑料载体或其他更高级别的载体）或多芯片封装（例如，具有或两个表面互连或掩埋互连的陶瓷载体）来安装芯片。在任何情况下，芯片然后都作为（a）中间产品（如母板）或（b）最终产品的一部分与其他芯片、分离电路元件和/或其他信号处理装置集成。最终产品可以是任何包括集成电路芯片的产品，范围从玩具和其他低端应用到具有显示器、键盘或其他输入设备及中央处理器的高级计算机产品。

出于示例目的给出了对本发明的各种实施例的描述，但描述并非旨在是穷举的或限于所公开的各实施例。在不偏离所描述的实施例的范围和精神的情况下，对于本领域的技术人员而言，许多修改和变化都将是显而易见的。在此使用的术语的选择是为了最佳地解释各实施例的原理、实际应用或对市场中存在的技术的技术改进，或者使本领域的其他技术人员能够理解在此公开的各实施例。

Claims (25)

1.一种用于在时钟分布网络中再循环能量的电路，包括：

与时钟信号相关联并具有连接到第一负载电容的输出的时钟驱动器；

与所述第一负载电容并联连接的第二负载电容；以及

包括在所述第一负载电容和第二负载电容之间串联连接的电感器和传输门的功率传输电路，其中所述功率传输电路基于所述时钟信号控制在所述第一负载电容和第二负载电容之间的能量流动。

2.如权利要求1的电路，其中所述传输门由源自所述时钟信号的控制信号断开和闭合。

3.如权利要求2的电路，其中所述控制信号的脉冲宽度对应于所述时钟信号的上升时间和下降时间。

4.如权利要求2的电路，其中所述控制信号的脉冲宽度跨工艺变化跟踪所述时钟信号的上升时间和下降时间。

5.如权利要求2的电路，还包括XOR逻辑元件，并且其中：

所述时钟信号是所述XOR逻辑元件的第一输入；

由一系列缓冲器延迟后的时钟信号是所述XOR逻辑元件的第二输入；以及

所述XOR逻辑元件的输出是所述控制信号。

6.如权利要求2的电路，其中：

所述传输门包括晶体管；以及

所述控制信号被提供到所述晶体管的栅极。

7.如权利要求1的电路，其中：

当所述时钟信号在第一状态时，所述功率传输电路允许从所述第一负载电容到第二负载电容的能量放电；并且

当所述时钟信号在不同于所述第一状态的第二状态时，所述功率传输电路允许从所述第二负载电容到第一负载电容的能量放电。

8.如权利要求1的电路，其中所述第一负载电容包括由所述时钟驱动器驱动的多个器件。

9.如权利要求8的电路，其中所述多个器件是所述时钟分布网络中的时钟器件。

10.如权利要求1的电路，其中所述第二负载电容是虚设负载电容。

11.如权利要求1的电路，还包括第二时钟驱动器，其中：

所述时钟驱动器包括第一时钟驱动器；

所述第一负载电容包括由所述第一时钟驱动器驱动的多个器件；以及

所述第二负载电容包括由所述第二时钟驱动器驱动的多个器件。

12.如权利要求11的电路，其中：

所述时钟信号是第一时钟信号；以及

所述第二时钟驱动器与相对于所述第一时钟信号异相的第二时钟信号相关联。

13.如权利要求11的电路，其中所述功率传输电路包括：

在所述第一负载电容和第二负载电容之间的第一路径中串联连接的电感器、传输门和二极管；以及

在所述第一负载电容和第二负载电容之间的第二路径中串联连接的另一电感器、另一传输门和另一二极管。

14.如权利要求1的电路，其中所述功率传输电路在所述第一负载电容和第二负载电容之间再循环能量。

15.一种用于在时钟分布网络中再循环能量的电路，包括：

与第一时钟信号相关联的第一时钟驱动器；

与第二时钟信号相关联的第二时钟驱动器；

包括由所述第一时钟驱动器驱动的第一元件的第一负载电容；

包括由所述第二时钟驱动器驱动的第二元件的第二负载电容；以及

功率传输电路，当所述第一时钟信号在第一状态时，所述功率传输电路从所述第一负载电容到第二负载电容传输能量，当所述第一时钟信号在第二状态时，所述功率传输电路从所述第二负载电容到第一负载电容传输能量。

16.如权利要求15的电路，其中所述功率传输电路包括在所述第一负载电容和第二负载电容之间串联连接的电感器和传输门。

17.如权利要求16的电路，还包括基于所述第一时钟信号生成控制信号的脉冲生成电路，其中所述控制信号断开和闭合所述传输门。

18.如权利要求15的电路，其中所述功率传输电路包括：

在所述第一负载电容和第二负载电容之间的第一路径中串联连接的电感器、传输门和二极管；以及

在所述第一负载电容和第二负载电容之间的第二路径中串联连接的第二电感器、第二传输门和第二二极管。

19.如权利要求18的电路，其中所述第一二极管和第二二极管允许在所述第一负载电容和第二负载电容之间以相反方向的能量传输。

20.一种在时钟分布网络中再循环能量的方法，包括：

提供时钟信号到时钟分布网络；以及

基于所述时钟信号的状态，控制所述时钟分布网络中的第一负载电容和所述时钟分布网络中的第二负载电容之间的能量传输。

21.如权利要求20的方法，其中所述控制包括：

当所述时钟信号在第一状态时，从所述第一负载电容到第二负载电容传输能量；以及

当所述时钟信号在不同于所述第一状态的第二状态时，从所述第二负载电容到第一负载电容传输能量。

22.如权利要求21的方法，其中控制包括：

基于所述时钟信号，生成控制信号；以及

基于所述控制信号，断开和闭合传输门。

23.如权利要求22的方法，其中：

所述传输门与电感器串联连接在所述第一负载电容和第二负载电容之间；以及

所述控制信号包括在所述时钟信号的上升沿处的第一脉冲和在所述时钟信号的下降沿处的第二脉冲。

24.如权利要求21的方法，其中所述控制包括：

当所述时钟信号在第一状态时，闭合第一传输路径中的第一传输门并断开所述第二传输路径中的第二传输门；以及

当所述时钟信号在第二状态时，断开所述第一传输路径中的第一传输门并闭合所述第二传输路径中的第二传输门。

25.如权利要求24的方法，其中：

所述第一传输路径包括在所述第一负载电容和第二负载电容之间串联连接的第一传输门、第一二极管和第一电感器；以及

所述第二传输路径包括在所述第一负载电容和第二负载电容之间串联连接的第二传输门、第二二极管和第二电感器。