CN1038802C

CN1038802C - 重定序系统

Info

Publication number: CN1038802C
Application number: CN94109473A
Authority: CN
Inventors: 耐德尔劳夫·列奥
Original assignee: Alcatel NV
Current assignee: Alcatel Lucent NV
Priority date: 1994-08-15
Filing date: 1994-08-15
Publication date: 1998-06-17
Anticipated expiration: 2014-08-15
Also published as: CN1122535A

Abstract

本发明的重定序系统的目的是为了对由首开关节点(SN′)、缓冲器寄存器(OB)和次开关节点(SN)的级联传送的单元流中的单元重新定序，一个重定序系统(DDM，TSG，IC，REG，SUB，RSU)包括：一个重定序装置(TSG，IC，REG，SUB，RSU)，一个延迟测量电路(DDM)，该电路被修改来测量每个所述单元在所述缓冲器寄存器(OB)中受到的时间延迟，把为每个单元测量的延迟送给重定序装置(TSG，IC，REG，SUB，RSU)的装置。

Description

重定序系统

本发明涉及一种重定序系统，该系统用于对由首开关节点、缓冲器寄存器和次开关节点(包括连接到该节点上的重定序装置)的级联所传送的单元流中的单元重新定序。

这样一个重定序系统在技术上是已知的，例如，T.R.Bannizae.a.在有关通讯系统的若干精选领域的IEEE杂志(Vol.9，No.8，1991年10月，pp.1255-1264)上发表的论文”ATM开关的VLSI和技术”，文中的重定序系统包括了缓冲器寄存器和次开关节点之间的一个输入电路，该电路把由时间标记发生器提供的时间标记值分配给作用到该输入电路的输入端上的每个单元(在这些单元被次开关节点转换之前)，执行这一转换操作之后，该单元通过重定序部件得到了一个附加的可变延迟，适当选择这一延迟，使该单元在输入电路的输入和重定序部件的输出之间所得到的全部延迟为一个恒定值。

这些由首开关节点转换的单元，在被送到次开关节点之前，暂时存放在输出缓冲器中。这样一个输出缓冲器是需要的，目的是避免在一个单元时间内，来自首开关节点的不同输入端的不同单元都被转换到首开关节点的同一个输出上而可能造成的输出碰头。由于这种输出缓冲，这些单元受到了附加的非恒定延迟，即延迟跳动。

本发明的一个目的是提供上述已知类型的重定序系统，但在该系统中，至少能部分地消除延迟跳动。

根据本发明的原理，能达到上述目的是由于这样的一个事实：所述的重定序系统进一步包括一个延迟测量电路，该电路连接到所述的缓冲器寄存器上，并被修改用来测量在所述的缓冲器寄存器中每个单元所受到的时间延迟，系统还包括另一种装置，能把为每个单元测量的延迟传送到所述的重定序装置上，而重定序装置经过调节，在所述的单元被所述的次开关节点转换之后，使该单元的时间延迟等于预定的恒定时间延迟值和所述的被传送过来的延迟值二者之差。

这样，缓冲器所引起的延迟跳跃就能从重定序装置的输出中消除。

本发明的另一个特征是：所述缓冲器寄存器的一个输出和某个开关节点输入之间的延迟是恒定的。

这样，单元所受到的全部延迟就等于被传送的缓冲器延迟、缓冲器寄存器输出和开关节点输入之间的恒定延迟以及由重定序装置提交给该单元的差别时间延迟之和。即，等于缓冲器寄存器输出和开关节点输入之间的恒定延迟以及预定的恒定时间延迟之和。因此，缓冲器寄存器的输入和重定序装置的输出之间的这一全部延迟是恒定的，并且消除了延迟跳跃。

本发明还有一个进一步的特征：被用在一个开关系统中，该系统包括若干互连的重定序段，而每个段又包括一个缓冲器寄存器和开关节点的级联。

因此，当该开关系统包括从系统的输入之一到系统的输出之一的几个路径时，每个路径由若干相同重定序段的互连所构成，而每个段2由一个所述的缓冲器寄存器和所述的开关节点的串联所构成，同一单元流的单元(作用到开关系统的输入上)可通过这些不同的路径被传送到开关系统的输出，于是每个这样的重定序段都能进行重定序，只受预定的恒定值对每个重定序段都是相同的。实际上，由于延迟跳跃已经被消除，上述每个路径的总延迟就是相同的，即等于路径中重定序段个数的积，这对于每个路径都是相同的，即预定的恒定值。

注意：当路径中重定序段的个数对于所有的路径不相同时，必须选择好预定的恒定值，使路径中所有重定序段的值之和对于所有的路径都是相同的。

下面结合附图参考一个实施例的描述将使得本发明上述及其他的目的和特征更加明确，也有助于更好地理解本发明。其中：

图1给出了一个具有根据本发明设计的重定序系统的重定序段RSS，并且在其前面和后面给出了重定序段RSS′，并且在其前面和后面给出了重定序段RSS′和RS″的部分线路；

图2更详细地给出了图1中的延迟测量电路DDM和输出缓冲器OB的部分线路；

图3更详细地给出了图1中延迟测量电路DDM和输出缓冲器OB部分的另一种实施方案；

图4表示一个包含了若干图1所示类型的重定评段的开关系统。

图1所示的系统是后面要讨论的图4中开关系统的一部分，它是由以下部件的串联组成的：一个开关节点SN′，一个由时间标记发生器TSG′控制的重定序部件RSU′，一个重定序段RSS，一个延迟测量电路DDM′和一个输出缓冲器OB′。重定序段RSS包括入口ILT和出口OLT之间的级联，其中有：延迟测量电路DDM，输出缓冲器OB，输入电路IC，开关节点SN，寄存器REG和重定序部件RSU。输入电路IC和重定序部件RSU的控制输入连接到时间标记发生器TSG的一个输出端。开关节点SN有许多输入端和输出端，但图中只给出了一个输入IPT和一个输出OPT。寄存器REG有一个时间标记存储单元TS和一个缓冲器延迟存储单元BD，分别用来存放一个已存储在REG中的单元的时间标记字段和缓冲器延迟字段的内容。TS同减法器电路SUB的正输入端连接，而BD则连接到其负输入端。SUB的输出同重定序部件RSU的时间标记输入连接。

图2更详细地给出了延迟测量电路DDM和输出缓冲器OB。延迟测量电路DDM包括延迟分配电路IDC，加法器电路SUM，缓冲器BUF，重置电路RES和时钟电路CLK。延迟分配电路IDC的单元输入和输出分别构成了延迟测量电路DDM的输入和输出。延迟分配电路IDC的一个延迟输入连接到加法器电路SUM的一个输出，并通过缓冲器BUF连接到其正输入端。延迟分配电路IDC的一个写输出W连接到输出缓冲器OB的一个写输入WP，并连接到加法器电路SUM的第二个正输入端。时钟电路CLK的一个输出连接到输出缓冲器OB的读输入RP，并连接加法器电路SUM的负输入端。最后，输出缓冲器OB的读和写输入RP和WP连接重置电路RES的不同输入端，而RES的输出则连接时钟电路CLK的重置输入端。

图3较为详细地给出了延迟测量电路DDM和输出缓冲器OB的第二种可能的实施方案，但在这里，延迟测量电路DDM在输出缓冲器OB的后面，而不是在它的前面。它包括一个延迟分配电路IDC，一个处理器PROC和一个时钟电路CLK。延迟分配电路IDC的单元输入和输出也分别构成了延迟测量电路DDM的输入和输出。延迟分配电路IDC的一个延迟输入连接到处理器PROC的一个输出，重定序部件RSU′(不属于该重定序段RSS，而是在其前面)的时间标记输出连接到处理器PROC的第一输入，时钟电路CLK的输出连接输出缓冲器OB的读输入RP，并连接处理器PROC的第二输入，处理器PROC的重置输出连接时钟电路CLK的重置输入RES。这个时钟电路CLK与图1所示的时间标记发生器同步。

图4所示的开关系统包括一个首开关节点SN1，该节点有若干个输入端，但图中只给出了一个，即构成开关系统一个输入的输入端IN，该节点还有若干输出，但图中只给出了输出011、012和013，分别同输出缓冲器OB11、OB12和OB13连接。开关系统还包括一个次开关节点SN2，该节点有若干输入，图中只给出输入I21、I22和I22，节点还有若干输出，图中只给出一个，即输出02，02与输出缓冲器OB2连接，OB2的输出构成了开关系统的输出OUT。输出缓冲器OB11、OB12和OB13分别通过第一、第二和第三路径同输入I21、I22和I23耦合，第一路径包括开关点/输出缓冲器对SN3/OB/3、SN4/OB4和SN5/OB5的级联，第二路径由开关节点/输出缓冲器对SN6/OB6和SN7/OB7的级联组成，第三路径包括开关节点/输出缓冲器对SN8/OB8。这里的第一、第二和第三路径可以形成所谓的链接组，如欧洲的专利申请EP91201915.5(Verhillell)中所描述的那样。

现在参考图1至图4来描述开关系统的操作过程。

作用于图4开关系统的输入端IN的单元该将被发送到系统的输出端OUT，为了达到这一目的，将采用一种能使分布到三个输出O11、O12和O13的方法，把该单元流的单元转换到SN1的输出。因此，单元流被分为三个部分的单元流，然后再通过上述的三个路径分别传送到输入I21、I22和I23。在SN2中，再把各个部分的单元流转换到输出O2，在O2上2出现了初始的单元流，经过输出缓冲器OB2的缓冲后出现在输出端OUT。

在上述的开关系统的情况下，将按照被公开的国际专利申请PCT/EP89100941(Henrion17)中所描述的方法重新定序，然后每个部分单元流的单元将比被重定序的方式出现在输出端O2上，但对于这个输出端上被组合的单元流却不是这样。实际上，对于上述的第一、第二和第三路径，总延迟是不同的，因此部分单元流不能正确地被组合。这个问题可以用一个全局重定序操作来解决，即：在首开关节点SN1之前把时间标记值分配给单元流中的单元，而在次开关节点SN2之后对单元重定序。实际上，采用这种方法，不管是通过第一、第二还是第三路径传送，输入IN和输出O2之间单元流中的所有单元的总延迟都等于同一个恒定值，使得在输出O2上部分流的组合提供了一个被重定序的组合的单元流。但这种方法的缺点是：必须把相互同步的时间标记发生器分别提供给首开关节点和次开关节点，或者把由同一个时间标记值发生器所产生的时间标记值传送首形关节点和次开关节点。由于这样的事实：在首开关节点SN1之前分配给每个单元以及在次开关节点SN2之后提供给重定序部件(图4中没有给出)的各个时间标记值的相位必须高度准确地同步(最大相位差约100msec)，因此，当不同开关节点之间的距离较远时(几公里)，上述的两种情况都可能会出现问题。

根据本发明来使用实施例，一个单元流在开关节点SN1上被分成不同的部分，然后在开关节点SN2的输出端用正确的方法把它们重新装配起来，而不需同步时钟长距离传送时间标记值。为此，用图1所示的若干RSS类型的互连的重定序段构成了上述的第一、第二和第三路径中的每一个。第一路径包括重定序段OB11到SN13、OB3到SN4、OB4到SN5和OB5到SN2，第二路径包括重定序段OB12到SN6、OB6到SN7、和OB7到SN2，第三路径包括重定序段OB13到SN6和OB8到SN2。因此，由第一路径发送的单元在1N和OUT之间的总延迟等于dsn1+d11，3+d3，4+d4，5+d5，2+dob2，其中dsn1为该单元在开关节点中受到的总延迟，d_i，j灰该单元在由输出缓冲器OB_i(i＝11到13，3到8)和开关节点SN_j(j＝2到8)构成的重定序段中得到的总延迟，而dob2则是该单元在输出缓冲器OB2中受到的总延迟。由第二路径发送的单元在1N和OUT之间的总延迟等于dsn1+d12，6+d6，7+d7，2+dob2，由第三路径发送的单元在1N和OUT之间的总延迟等于dsn1+d13，8+d8，2+dob2。因此，通过选择不同重定序段的延迟d_i，j，使上述的三个表达式等于一个预定的恒定全局延迟，这是很容易做到的，因为上述的每个延迟dsn1和d_i，j都能自由选择，使得从输入1N传送到输出OUT的单元流中每个单元的总延迟都等于这个预定的恒定全局延迟。因此，比重定序方式出现在输出OUT的单元不依赖于它们被传送的路径。

如上所述，图4中的每个重定序段都具有图1中RSS表示的那种类型。进入重定序段RSS的单元在输出缓冲器OB中受到一个可变的缓冲器延迟，在开关节点SN中受到一个可变的缓冲器延迟，在开关节点SN中受到一个可变的开并节点延迟，而在重定序部件RSU中则受到重定序延迟，选择好这个重定序延迟，使得缓冲器、开关节点的延迟和重定序延迟之和为恒定的。因此，对缓冲器延迟和开关节点延迟的测量被分配到作用于重定序段RSS的每个单元。

在延迟测量电路DDM中，把缓冲器延迟的值分配给单元，正如图2中现在所描述的那样。当开关系统的操作启动时，输出缓冲器OB是空的，即，它的读指针和写指针都为零，而且SUM的输出也是零。每当一个新的读指针值RP或写指针值WP被提供给OB时，SUM的输出被重新计算，即把它设置为存放在缓冲器BUF中的先前值，并分别对一个新的写指针WP或新的读指针值增1或减1。只要OB中没有单元被缓冲，重置电路RES就把时钟电路CLK的输出保持在一个恒定的值，即这时CLK不提供时钟脉冲。另外，这时SUM的输出为零，因为当一个单元被提供给入口ILT时，延迟分配电路IDC把这个零值写在该单元的一个缓冲器延迟字段中，然后为输出缓冲器OB提供一个新的写指针值WP，指向OB一个内存单元的地址。其中，这个单元必须被写，即，这个写指针值WP指向OB的每一个内存单元。接着重新计算SUM的输出(如上所述)，其值为1，即先前的值(零)加1。这样，SUM输出端的值就被写在到达入口ILT的一个单元的缓冲器延迟字段中，而这个单元也由此被写在输出缓冲器OB中，并且为SUM的输出计算出一个新值。另一方面，当输出缓冲器OB非空时，随着时钟电路CLK的每一次滴嗒，计算出输出缓冲器OB的一个新的读指针值RP(先前的读指针值RP加1)，并把它作用于OB和SUM的负输入端。然后从OB中读出一个单元，并把它送到输入电路IC中，再按照下面的说明重新计算SUM的输出(上一个输出值减1)。因此，随着输出缓冲器OB以时钟电路CLK的速率周期性地被读出(除了当读指针和写指针的值相等时，在这种情况下，缓冲器延迟为零，因为缓冲器是空的)，而且在每个单元的缓冲器延迟字段中也是这样，当单元到达时，被缓冲在OB中的单元的个数被写入，这个单元数是以单元在输出缓冲器OB中经过的缓冲器延迟的一个测量，缓冲器延迟取决于CLK的一个时钟周期内的精度。注意，当输出缓冲器OB为满时，单元不能被写入，而是被丢弃。

图3所示的电路能更精确地测量缓冲器延迟，其中，正如前后已经提到的，输出缓冲器OB在延迟测量电路DDM之前。正如上面所提到的国际专利申请中所描述的那样，一旦出现由时间记发生器TSG′提供的预定计算好的时间标记值，重定序部件RSU就输出一个单元，该预算时间标记值说明该单元什么时候从重定序部件RSU′中输出以及什么时候进入输出缓冲器OB。当开关系统的操作开始时，输出缓冲器是空的，而且处理器PROC的输出被初始化为零。只要输出缓冲器OB是空的，处理器PROC的重置输出就把时钟电路CLK的输出保持在一个恒定值，即CLK这时不提供时钟脉冲。当重定序部件RSU′输出一个单元时，对应的预算时间标记值被作用到PROC上，并且被存储在PROC自身所带的一个小存储器中(图中没有给出)，该单元也被写入输出缓冲器OB。对于从重定序部件RSU′中输出的单元流的每下一个单元，对应的预算时间标记值都作用在PROC上并存储在PROC所包含的子存储器中。只要输出缓冲器OB非空，随着时钟电路CLK的每次滴嗒，一个新的读指针值RP被计算(先前的读指针值RP加1)并提供给输出缓冲器OB和处理器PROC。然后从OB中读出一个单元并把它送到延迟分配电路IDC上。由于时钟电路CLK与时间标记发生器TSG′同步，时钟电路CLK提供的值(即读指针值RP)也是对该单元从输出缓冲器OB中读出时所用时间的一种测量。从由CLK提供的值中减去对应的被发送单元的预算时间标记值，就能得到该单元在输出缓冲器OB中所经过的缓冲器延迟时间。然后把后面的值作用在延迟分配电路IDC上并在该单元被传送到输入电路IC之前，把它写在该单元的缓冲器延迟字段中。注意，在这种方法中，可把输出缓冲器OB同被包含在重定序部件RSU′中的重定序缓冲器组合起来。另外，由TSG′提供的时间标记值和由CLK的指针值都可以从同一个时钟上得到，只要TSG′和CLK不要求同步。

当该单元到达输入电路IC时，由时间标记发生器TSG提供的时间标记值被写入该单元的时间标记字段，正如已经提到的国际专利申请中所描述的那样。接着该单元被送到开关节点SN的输入端IPT，在SN中，它被转换到输出端OPT，并存放在重定序部件RSU之前的寄存器REG中。首先分别从寄存器REG的时间标记单元和缓冲器延迟单元TS和BD中读出该单元的时间标记和缓冲器延迟字段的内容，然后在减法器SUB中从时间标记值中减去缓冲器延迟，其差被送到重定序部件RSU，在RSU中该单元被缓冲起来，直到时间标记发生器TSG提供一个等于某个预定恒定值和上述的差之和的一个时间标记值。

在另一个实施例中，在输入电路IC中，缓冲器延迟已经从时间标记值中被减去。在这种情况下，这个差被写在该单元的时间标记字段中，并且当该缓冲器延迟从延迟测量电路DDM传送输入电路IC时，不需要缓冲器延迟字段。在这种情况下，输出OPT和重定序部件RSU之间的寄存器REG和减法器SUB被忽略掉，减法器电路SUB的功能可在输入电路IC中实现。接着，该单元被缓冲在重定序部分RSU中，直到时间标记发生器TSG提供了一个等于预定的恒定值和被写在该单元的时间记字段中的值之和的时间标记值。

因为该单元是重定序部件RSU的唯一输出，当TSG提供的时间标记值等于该时间标记值减去缓冲器延迟值，加上预定的恒定值，因此，重定序段RSS的输入ILT和输出OLT之间，该单元所受到的全部延迟等于该预定的恒定值加上在输出缓冲器OB(或者在图4实施方案的情况下的延迟测量电路)的输出端和输入电路IC的输入端之间该单元所受到的传输线延迟，这个传输线延迟是恒定的。因此，在重定序段RSS中，单元所受到的总延迟是恒定的，而且所谓的延迟跳跃(即单元与单元之间的延迟稍为不同)能被消除。当传输线延迟已知时，重定序段RSS上的总延迟也是已知的，由此，图4中开关系统的重定序段能被设计为使得经过不同路径的延迟能相等。

虽然上面是结合具体的设备来描述本发明的原理的，但显然能理解：例子仅仅用来帮助说明，而不是对本发明范围的一种限制。

Claims

1.重定序系统(DDM，TSG，IC，REG，SUB，RSU)，用于对由首开关节点(SN′)、缓冲器寄存器(OB)和次开关节点(SN)，以及连接到所述次开关节点(SN)上的重定序装置(TSG，IC，REG，SUB，RSU)的级联传送的单元流中的单元重新定序，其特征在于：

所述重定序系统(DDM，TSG，IC，REG，SUB，RSU)进一步包括一个连结到所述的缓冲器寄存器(OB)并被调节到能用来测量所述的每个单元在所述的缓冲器寄存器(OB)中所受到的时间延迟的延迟测量电路(DDM)，以及用来把为每个单元测量的延迟送到所述的重定序装置(DDM，TSG，IC，REG，SUB，RSU)中的装置，在所述单元被所述的次开关节点(SN)转换之后，重定序装置为该单元提供一个等于预定的恒定时间延迟值和所述的被传送的延迟值之差的时间延迟。

2.根据权利要求1所述的重定序系统，其特征在于：

所述延迟测量电路(DDM)在所述的单元被传送到所述的重定序装置(TSG，IC，REG，SUB，RSU)之前，把为某个单元测量的所述延迟写入缓冲器延迟字段，由此传送了所述的被测量延迟。

3.根据权利要求1所述的重定序系统，其特征在于：

所述重定序装置(TSG，IC，REG，SUB，RSU)包括：

一个产生连续时间标记值的时间标记发生器(TSG)，

一个减法器电路(SUB/IC)：对单元流中的每个单元，一旦开关节点的输入(IPT)接收到所述的单元，就从由所述的时间标记发生器(TSG)提供的时间标记值中减去所述的被传送过来的缓冲器延迟，由此产生一个经调节过的时间标记值。

连接在所述次开关节点(SN)的输出(OPT)和重定序系统出口(OLT)之间的一个重定序部件(RSU)，并且仅当所述的时间标记发生器(TSG)产生的一个次时间标记值等于所述被调节过的时间标记值和所述预定的恒定时间延迟值之和时，才允许所述的单元被提供给所述的出口(OLT)。

4.根据权利要求3所述的重定序系统，其特征在于：

所述重定序装置(TSG，IC，REG，SUB，RSU)进一步包括：

一个连接在所述缓冲器寄存器(OB)和开关节点输入(IPT)之间的输入电路(IC)，它把当时由所述时间标记发生器(TSG)提供的所述时间标记值分配给接收到的单元，

还有一个连接在所述输出(OPT)和所述重定序部件(RSU)之间的所述减法器电路(SUB)。

5.根据权利要求3所述的重定序系统，其特征在于：

所述重定序装置(TSG，IC，REG，SUB，RSU)进一步包括：

连接在所述缓冲器寄存器(OB)和开关节点输入(IPT)的一个输入电路(IC)，并且所述减法器电路(SUB)也被连接该电路上，IC把所述被修改过的时间标记值分配在所述开关节点输入端(IPT)上接收到的单元。

6.根据权利要求1所述的重定序系统，其特征在于：

所述缓冲器寄存器(OB)的输出和开关节点输入(IPT)之间的延迟为恒定的。

7.根据权利要求6所述的重定序系统，其特征在于：

该系统被用在一个包含若干重定序段(OB11/SN3，OB3/SN4，OB4/SN5，OB5/SN2；OB12/SN6.OB6/SN7，OB7/SN2；OB13/SN8，OB8/SN2)的开关系统中，而每个重定序段又包含一个缓冲器寄存器和一个开关节点的级联。

8.根据权利要求1所述的重定序系统，其特征在于：

所述单元从所述缓冲器(OB)以某个恒定的速率被传送到开关节点输入(IPT)，并且被分配给所述单元的缓冲器延迟是当所述单元被提供给所述缓冲器寄存器的输入时，所述缓冲器寄存器中存在的单元个数的函数。