CN103841754B - 一种改善电磁干扰的电子装置 - Google Patents
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Abstract
本发明公开了一种改善电磁干扰的电子装置，包括供电模块、电源接受端和用于使电源接受端对噪声的回波损耗最小化、在PCB走线中对噪声的衰减最大化的电路架构，所述电路架构串联在供电模块和电源接受端之间，所述电路架构包括PCB走线，所述PCB走线上设置第一去耦电容、第二去耦电容和噪声去耦补偿电容组。本发明能使电源接受端对噪声的回波损耗最小化、在PCB走线中对噪声的衰减最大化，解决了由于LPDDR3电源引起的电磁干扰问题。
Description
技术领域
本发明涉及电路设计技术，特别涉及一种改善电磁干扰的电子装置。
背景技术
随着移动技术的飞速发展，智能手机等智能终端的应用越来越丰富，新一代LPDDR3（The Third Generation Low Power Double Date Rate Synchronous DynamicRandom Access Memory第三代低功耗双倍速率同步动态存储）在智能手机上已经应用，给智能终端提供了更宽的带宽。
由于手机电源上的噪声及干扰的存在，导致电源（如电源管理芯片的供电）进入LPDDR3后、或者在下一阶电源网络分配中导致噪声进一步加强甚至产生辐射干扰，影响智能手机的性能，因此，电源上的噪声、辐射干扰及干扰耐受力是智能终端必须解决的问题。
发明内容
鉴于上述现有技术的不足之处，本发明的目的在于提供一种改善电磁干扰的电子装置，能解决由于LPDDR3电源引起的电磁干扰问题。
为了达到上述目的，本发明采取了以下技术方案：
一种改善电磁干扰的电子装置，包括供电模块、电源接受端和用于使电源接受端对噪声的回波损耗最小化、在PCB走线中对噪声的衰减最大化的电路架构，所述电路架构串联在供电模块和电源接受端之间，所述电路架构包括PCB走线，所述PCB走线上设置第一去耦电容、第二去耦电容和噪声去耦补偿电容组。
所述的改善电磁干扰的电子装置中，所述PCB走线包括首尾依次连接的若干段PCB主路线，所述噪声去耦补偿电容组包括若干盘路滤波电容，所述第一去耦电容和各盘路滤波电容依次位于每段PCB主路线的起点，所述第二去耦电容位于PCB走线的终点。
所述的改善电磁干扰的电子装置中，所述PCB主路线满足以下公式：
其中，S11为回波损耗系数、且S11的值接近于1，S21为插入损耗系数、且S21的值接近于0，Γin为入射端口反射，Zin为每段PCB主路线的输入阻抗，Z0为每段PCB主路线的特征阻抗，ZL为负载阻抗，β为传输常数，d为每段PCB主路线的长度。
所述的改善电磁干扰的电子装置中，所述PCB走线上设置有若干条并联开路线。
所述的改善电磁干扰的电子装置中，所述并联开路线的容值通过以下公式计算获得：
其中，C为并联开路线的等效电容值，A为并联开路线的占用面积，h为并联开路线到参考层的介质厚度，ε0为空气介电常数，εr为相对介电常数。
所述的改善电磁干扰的电子装置中，所述PCB走线占用PCB的面积不大于3.5cm×1.85cm。
所述的改善电磁干扰的电子装置中，当PCB走线占用PCB的面积超过最大面积要求时，采用与所述并联开路线等值的电容代替所述并联开路线。
所述的改善电磁干扰的电子装置中，并联开路线为4段，且与所述PCB走线一体设置。
所述的改善电磁干扰的电子装置中，所述电路架构包括第一PCB层、第二PCB层和若干过孔，所述PCB走线、第一去耦电容、第二去耦电容和噪声去耦补偿电容组设置于所述第一PCB层上，所述第二PCB层为接地层；所述第一PCB层上设置有若干与所述过孔对应的接地点；所述第一去耦电容的一端、第二去耦电容的一端和噪声去耦补偿电容组的一端与PCB走线电连接，所述第一去耦电容的另一端、第二去耦电容的另一端和噪声去耦补偿电容组的另一端分别与相应的接地点电连接，各个接地点通过一过孔连接所述第二PCB层。
所述的改善电磁干扰的电子装置中，噪声去耦补偿电容组包括的5个盘路滤波电容，所述过孔和接地点均为7个，所述过孔位于第一PCB层和第二PCB层之间。
相较于现有技术，本发明提供的改善电磁干扰的电子装置，包括供电模块、电源接受端和用于使电源接受端对噪声的回波损耗最小化、在PCB走线中对噪声的衰减最大化的电路架构，所述电路架构通过在PCB走线上设置第一去耦电容、第二去耦电容和噪声去耦补偿电容组，当电路架构串联在供电模块和电源接受端之间时，所述PCB走线用于使电源接受端对噪声的回波损耗最小化、在PCB走线中对噪声的衰减最大化，解决了由于LPDDR3电源引起的电磁干扰问题。
附图说明
图1为本发明改善电磁干扰的电子装置的结构框图。
图2为本发明改善电磁干扰的电子装置的正面示意图。
图3为本发明改善电磁干扰的电子装置中PCB主路线的形状示意图。
图4为本发明改善电磁干扰的电子装置中PCB走线的示意图。
图5为本发明改善电磁干扰的电子装置的立体结构示意图。
图6为未使用本发明的电路架构时，电源接受端回波损耗及插入损耗的波形示意图。
图7为经本发明的电路架构改善后的回波损耗及插入损耗的波形示意图。
图8为本发明改善电磁干扰的电子装置的ESD信号的模拟波形示意图。
图9为未使用本发明的电路架构时，智能终端包含200mV开关噪声的输入时域结果示意图。
图10为未使用本发明的电路架构时，智能终端包含200mV开关噪声的输出时域结果示意图。
图11为加入本发明的电路架构时，智能终端包含200mV开关噪声在供电模块的时域结果示意图。
图12为经本发明的电路架构改善后，智能终端包含200mV开关噪声在电源接受端的时域结果示意图。
图13为未使用本发明的电路架构时，使用200mV开关噪声的远场3M的辐射波形示意图。
图14为经本发明的电路架构改善后，使用200mV开关噪声的远场3M的辐射波形示意图。
具体实施方式
本发明提供一种改善电磁干扰的电子装置，为使本发明的目的、技术方案及效果更加清楚、明确，以下参照附图并举实施例对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
本发明提供的改善电磁干扰的电子装置，改善了在智能手机产品中由于LPDDR3电源引起的电磁兼容性问题。同时解决了现有智能手机中可用带宽范围不够问题，以及需要增加较高成本来达到相应抑制能力造成产品竞争力下降的问题。
请参阅图1和图2，其中，图1为本发明改善电磁干扰的电子装置的结构框图。图2为本发明改善电磁干扰的电子装置的正面示意图。如图1和图2所示，本发明的改善电磁干扰的电子装置供电模块100（如电源管理芯片输出的电压端，即电源管理芯片的输出端）、电源接受端200（电源接受端200为负载，如：智能手机平台的动态存储模块、LPDDR3芯片等）和电路架构300，所述电路架构300串联在供电模块100和电源接受端200之间，用于使电源接受端对噪声的回波损耗最小化、在PCB走线中对噪声的衰减最大化。
其中，所述电路架构300包括PCB走线301，所述PCB走线301上设置第一去耦电容C101、第二去耦电容C107和噪声去耦补偿电容组（图中未标出）。本实施例中，所述第一去耦电容C101为高频去耦电容，该第一去耦电容C101位于PCB走线301的起点，其容值小于10nF，用于滤除智能手机高频段的噪声信号，所述第二去耦电容C107为低频去耦电容，该第二去耦电容C107位于PCB走线301的终点，其容值大于10nF，用于滤除智能手机低频段的噪声信号。
具体实施时，所述第一去耦电容C101的一端与所述PCB走线301的起点电连接、所述第一去耦电容C101的另一端接地，第二去耦电容C107的一端与所述PCB走线301的终点电连接、第二去耦电容C107的另一端接地，噪声去耦补偿电容组的一端与所述PCB走线301电连接、噪声去耦补偿电容组的另一端接地。
如图1和图2所示，在智能终端混合信号应用的情况下，供给负载（即电源接受端200）的电源由供电模块100输出，经第一去耦电容C101进行高频去耦处理进入PCB走线及噪声去耦补偿电容组中，通过噪声去耦补偿电容组在30MHz-6GHz带宽内对PCB走线301做噪声去耦合补偿处理，再经过第二去耦电容C107进行低频去耦处理后输出到负载端，有效改善了负载端的数字噪声、EMI辐射干扰，ESD类突波信号以及其他环境噪声的干扰。
本实施例中，为了满足降低成本和占用PCB（Printed Circuit Board，印刷电路板）面积的限制要求，所述PCB走线301的面积不大于3.5cm×1.85cm，即所述电路架构300占用PCB板的面积不超过3.5cm×1.85cm，该面积与智能手机平台中的LPDDR3电源层的面积近似，并且本发明对PCB走线301方式也有严格的要求。
具体实施时，所述PCB走线301包括首尾依次连接的若干段PCB主路线（图中未标出），且每段PCB主路线的走线宽度大于0.5mm，此处可认为若干段PCB主路线一体设置，具体根据走线长度和宽度要求进行设置，本实施例中，所述各段PCB主路线首尾依次连接形成的形状如图3所示，在实现使用最少电容的前提下，使PCB走线占用PCB的面积最少，从而降低材料成本，与现有平板电路加去耦电容相比，其电磁兼容改善效果大幅提升。
请继续参阅图1和图2，在本发明的电路架构300中，所述噪声去耦补偿电容组包括若干盘路滤波电容，本实施例中，所述盘路滤波电容为5个，分别为：第一电容C102、第二电容C103、第三电容C104、第四电容C105和第五电容C106。
所述PCB主路线根据其形状可分为多段，所述第一去耦电容C101和各盘路滤波电容（C102、C103、C104、C105、C106）依次位于每段PCB主路线的起点，所述第二去耦电容C107位于PCB走线301的终点，通过这七个电容滤除每段PCB主路线起点和终点的干扰。因此本发明将PCB走线301分为六段，第一段为第一去耦电容C101至盘路滤波电容C102之间的主路线，第二段为盘路滤波电容C102至盘路滤波电容C103之间的主路线，第三段为盘路滤波电容C103至盘路滤波电容C104之间的主路线，第四段为盘路滤波电容C104至盘路滤波电容C105之间的主路线，第五段为盘路滤波电容C106至盘路滤波电容C106之间的主路线，第六段为盘路滤波电容C106至第二去耦电容C107之间的主路线。
本实施例对第一去耦电容C101、第二去耦电容C107和各盘路滤波电容的装贴方向和角度没有限制，只要其位于其相应的摆放点上即可，同时所述PCB主路线满足以下公式：
其中，S11为回波损耗系数、且S11的值接近于1，S21为插入损耗系数、且S21的值接近于0，Γin为入射端口反射，Zin为每段PCB主路线的输入阻抗，Z0为每段PCB主路线的特征阻抗，ZL为负载阻抗，β为传输常数，d为每段PCB主路线的长度。
本实施例的PCB走线301的主要目的在于使回波损耗系数S11尽量接近于1、S21接近于0，从而达到全反射使回波损耗(-20log（S11）)接近于0、插入损耗(-20log（S21）)接近于无穷大，使电源噪声在通过本发明的电路架构300时无法进入负载、同时插入损耗尽量大，并且采用了在每段PCB主路线的输入端口上增加盘路滤波电容（即C102-C106）作为反射的噪声的返回路径。
本发明在设计PCB走线301时，可根据每段PCB主路线的特征阻抗Z0，以及每段PCB主路线的长度来改变每段PCB主路线的输入端的输入阻抗Zin，从而达到输入阻抗Zin趋于无穷大的设计要求。
请一并参阅图4，为了进一步提高抗干扰性能，在PCB走线301上设置有若干条并联开路线，本发明采用并联开路线无需增加电容等电子元件，降低了元件成本，而且并联开路线占用PCB面积小，成本低。
所述并联开路线的容值通过以下公式计算获得：
其中，C为并联开路线的等效电容值（图4中分别用CL101、CL102、CL103和CL104表示），A为并联开路线的占用面积，h为并联开路线到参考层的介质厚度，ε0为空气介电常数，εr为相对介电常数。
本实施例中，所述并联开路线为4段，且与所述PCB走线301一体设置，此处可以理解为并联开路线是PCB主路线的支路，其走线宽度也大于0.5mm，从上述公式可知，本实施例对并联开路线的形状（如并联开路线的长度、宽度、弯折形状）没有要求，只需其占用PCB的面积满足要求即可。并且，并联开路线的数量和位置，可由PCB走线301中需要滤除噪声信号的电容容值计算获得，本发明对此不作限制。
为了满足电路架构300占用PCB面积和总体成本的要求，当PCB走线301占用PCB的面积超过最大面积要求时，本发明采用与所述并联开路线等值的电容代替所述并联开路线。本实施例中，所述电容可采用0201尺寸的陶瓷贴片电容，该陶瓷贴片电容作为旁路滤波电容，在贴片时每一陶瓷贴片电容的一端与PCB走线301电连接，每一陶瓷贴片电容的另一端。
请一并参阅图5，其为本发明改善电磁干扰的电子装置的立体结构示意图。本发明提供的电路架构300包括第一PCB层、第二PCB层GND201和若干过孔，所述PCB走线301、第一去耦电容C101、第二去耦电容C107和噪声去耦补偿电容组设置于所述第一PCB层上，所述第二PCB层GND201为接地层。
所述第一PCB层上设置有若干个与所述过孔对应的接地点，所述第一去耦电容C101的一端、第二去耦电容C107的一端和噪声去耦补偿电容组的一端与PCB走线301电连接，所述第一去耦电容C101的另一端、第二去耦电容C107的另一端和噪声去耦补偿电容组的另一端分别与相应的接地点电连接，各接地点通过一过孔连接所述第二PCB层。
本实施例中，所述过孔和接地点均为7个，分别为：过孔121、122、124、125、126、127，接地点GND101、GND102、GND103、GND104、GND105、GND106和GND107，且所述过孔位于第一PCB层和第二PCB层GND201之间，使接地点与第二PCB层连接，即使接地点接地，此处可理解为：第一PCB层为上层PCB，第二PCB层为位于第一PCB层和第二PCB层GND201之间，其一端连接相应的接地点，另一端与下层PCB电连接。
为了便于电路架构300接入电路，在所述PCB走线301的起点上设置有电源输入端口10，在所述PCB走线301的终点上设置有电源输出端口20。如图2和图5所示，所述电源输入端口10连接PCB走线301的起点、供电模块100和第一去耦电容C101的一端，第一去耦电容C101的另一端连接接地点GND101，该接地点GND101通过过孔121连接第二PCB层GND201；盘路滤波电容C102的一端与PCB走线301电连接，盘路滤波电容C102的另一端连接接地点GND102，该接地点GND102通过过孔122连接第二PCB层GND201；电源输出端口20连接PCB走线301的终点、电源接受端200和第二去耦电容C107的一端，第二去耦电容C107的另一端连接接地点GND107，该接地点GND107通过过孔127连接第二PCB层GND201。此时，供电模块的输出电压从第一去耦电容C101处接入电路架构300，经电路架构300改善电磁干扰后输出给电源接受端。
应当说明的是，图2到图5中PCB走线301的形状仅为本发明为了实现电路架构300的占用面积为3.5cm×1.85cm、成本最低（即使用尽量少的电容）例举的一个应用实施例，在实际设计时，PCB走线301的形状、PCB走线301上设置的电容的数量及其摆放位置，由具体PCB走线的长度，根据上文的公式计算获得，只要能使回波损耗系数S11尽量接近于1，S21接近于0，从而达到全反射使回波损耗(-20log（S11）)接近于0，插入损耗(-20log（S21）)接近于无穷大即可，本发明对此不作限制。
如图6所示，在未使用本发明电路架构300时，在图6中上面的波形表示回波损耗，下面的波形表示插入损耗，m1、m2、m3表示3个采样点，由回波损耗以及插入损耗可以看出，负载端在30MHz-1GHz带宽内回波损耗小于1dB，插入损耗大于30dB，然而在1GHz-6GHz带宽内，回波损耗会大于6dB，插入损耗小于10dB，对大于1GHz的噪声抑制将会变差。
在图6中上面的波形表示回波损耗，下面的波形表示插入损耗，m1、m2、m3表示3个采样点而采用本发明的电路架构300后，从图7可以看出在30MHz-1GHz带宽内回波损耗小于6dB，1GHz-6GHz带宽内回波损耗小于1.5dB，30MHz-1GHz带宽内插入损耗大于40dB。当包含噪声的电源经过此电路架构300后，LPDDR3得到的电源将为抑制后的电压源，同时智能手机上LPDDR3的电源通常为小于0.5安培，并且由于本发明的电路架构300的走线皆为0.5毫米宽度以上，不存在直流压降风险。
请参阅图8，其为本发明改善电磁干扰的电子装置的ESD信号的模拟波形示意图。从图8可以看出上升时间为1ns，持续时间为50ns，若经过傅里叶转换，此波形的9阶以内谐波频率应该小于其截止频率(截止频率为：0.5/最短上升时间)=500MHz，所以，回波损耗及插入损耗同样适用于ESD等浪涌防护。
如图9到图12所示，其中，图9示出了30MHz-6GHz噪声源进入电源输入端口的时域结果，图10示出了电源输出端口的时域结果。图11示出了30MHz-6GHz噪声源进入电路架构300的电源输入端口的时域结果，图12示出了电路架构300的电源输出端口的时域结果，从图12与图11、图9、图10的对比可知，本发明的电路架构300对噪声的抑制效果非常明显。
请参阅图13，在未加入本发明的电路架构300时，从三米辐射结果可以看出，目前常用的电源方案辐射量无法满足欧盟B级消费电子产品在30MHz-6GHz内6dB裕量要求，对于手机终端由于此电源引起的辐射将在900MHz以上，出现了多个频点超标。如图14所示，在经过本发明的电路架构300后，辐射量满足欧盟B级消费电子产品在30MHz-6GHz内6dB裕量要求，对于手机终端由于此电源引起的辐射将被大大抑制。
综上所述，本发明的电路架构的面积不大于3.5cm×1.85cm，而且整体架构仅采用七颗电容，保证了最低的成本并降低了设计难度，实现了在保证信号质量以及减小设计难度的前提下，解决了在智能终端设计中，LPDDR3电源可能出现的开关电源噪声以及辐射干扰的问题。同时本发明还能改善电源纹波系数，并采用了最小走线面积及最少数量的去耦电容，其成本低，提升了产品的市场竞争力。
另外，本发明的电路架构可设置在智能终端各电源负载前端，能有效改善电源负载周围的高速数字噪声，EMI（Electromagnetic Interference，电磁干扰）辐射干扰，ESD（Electrostatic Discharge，静电放电形式）类突波信号以及其他环境噪声的干扰，大大改善了现有LPDDR3电源的抗干扰能力。
可以理解的是，对本领域普通技术人员来说，可以根据本发明的技术方案及其发明构思加以等同替换或改变，而所有这些改变或替换都应属于本发明所附的权利要求的保护范围。
Claims (10)
1.一种改善电磁干扰的电子装置，包括供电模块和电源接受端，其特征在于，还包括用于使电源接受端对噪声的回波损耗最小化、在PCB走线中对噪声的衰减最大化的电路架构，所述电路架构串联在供电模块和电源接受端之间，所述电路架构包括PCB走线，所述PCB走线上设置第一去耦电容、第二去耦电容和噪声去耦补偿电容组；所述第一去耦电容位于PCB走线的起点，所述第二去耦电容位于PCB走线的终点，噪声去耦补偿电容组位于第一去耦电容和第二去耦电容之间。
2.根据权利要求1所述的改善电磁干扰的电子装置，其特征在于，所述PCB走线包括首尾依次连接的若干段PCB主路线，所述噪声去耦补偿电容组包括若干旁路滤波电容，所述第一去耦电容和各旁路滤波电容依次位于每段PCB主路线的起点，所述第二去耦电容位于PCB走线的终点。
3.根据权利要求1所述的改善电磁干扰的电子装置，其特征在于，所述PCB主路线满足以下公式：
其中，S11为回波损耗系数，S21为插入损耗系数，Γin为入射端口反射，Zin为每段PCB主路线的输入阻抗，Z0为每段PCB主路线的特征阻抗，ZL为负载阻抗，β为传输常数，d为每段PCB主路线的长度。
4.根据权利要求1所述的改善电磁干扰的电子装置，其特征在于，所述PCB走线上设置有若干条并联开路线。
5.根据权利要求4所述的改善电磁干扰的电子装置，其特征在于，所述并联开路线的容值通过以下公式计算获得：
其中，C为并联开路线的等效电容值，A为并联开路线的占用面积，h为并联开路线到参考层的介质厚度，ε0为空气介电常数，εr为相对介电常数。
6.根据权利要求4所述的改善电磁干扰的电子装置，其特征在于，所述PCB走线占用PCB的面积不大于3.5cm×1.85cm。
7.根据权利要求5所述的改善电磁干扰的电子装置，其特征在于，当PCB走线占用PCB的面积超过最大面积要求时，采用与所述并联开路线等值的电容代替所述并联开路线。
8.根据权利要求4所述的改善电磁干扰的电子装置，其特征在于，并联开路线为4段，且与所述PCB走线一体设置。
9.根据权利要求1所述的改善电磁干扰的电子装置，其特征在于，所述电路架构包括第一PCB层、第二PCB层和若干过孔，所述PCB走线、第一去耦电容、第二去耦电容和噪声去耦补偿电容组设置于所述第一PCB层上，所述第二PCB层为接地层；所述第一PCB层上设置有若干与所述过孔对应的接地点；所述第一去耦电容的一端、第二去耦电容的一端和噪声去耦补偿电容组的一端与PCB走线电连接，所述第一去耦电容的另一端、第二去耦电容的另一端和噪声去耦补偿电容组的另一端分别与相应的接地点电连接，各个接地点通过一过孔连接所述第二PCB层。
10.根据权利要求9所述的改善电磁干扰的电子装置，其特征在于，噪声去耦补偿电容组包括的5个旁路滤波电容，所述过孔和接地点均为7个，所述过孔位于第一PCB层和第二PCB层之间。
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- 2014-02-21 CN CN201410059540.7A patent/CN103841754B/zh active Active
Patent Citations (3)
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