CN103716297B - 用于实现具有高速接口的多芯片模块的方法 - Google Patents

Abstract

本发明涉及用于实现具有高速接口的多芯片模块的方法。一种多芯片模块（MCM），可以包括基板、以及安装在基板上的第一和第二物理层（PHY）芯片。在一些实施方式中，第一PHY芯片包括复用器和PHY电路。复用器被配置为接收来自媒体访问控制（MAC）装置的复用的数据流，将复用的数据流解复用成第一和第二数据流，将第一数据流输出到PHY电路，并且将第二数据流输出到第二PHY芯片。在一些实施方式中，第一PHY包括路由器和PHY电路。路由器被配置为接收来自MAC装置的多个数据包，将具有第一地址的一个或多个数据包路由到PHY电路，并且将具有第二地址的一个或多个数据包路由到第二PHY芯片。

Description

用于实现具有高速接口的多芯片模块的方法

技术领域

本说明书总体上涉及多芯片模块，并且更具体地，涉及具有高速接口的多芯片模块。

背景技术

由于以太网的高速率、相对低成本、以及易于安装，其被广泛地用于在计算装置之间传送语音、数据和多媒体流量。计算装置（例如，互联网语音（VoIP）装置、网络相机、计算机等）可以通过以太网线缆连接至以太网交换机或接入点，并且可以经由以太网交换机或接入点与其他计算装置通信。

发明内容

本发明涉及一种多芯片模块，包括：基板；安装在所述基板上的第一物理层（PHY）芯片，所述第一PHY芯片包括复用器和物理层（PHY）电路；安装在所述基板上的第二PHY芯片；以及将所述第一PHY芯片耦接到所述第二PHY芯片上的接口；其中，所述第一PHY芯片的所述复用器被配置为接收来自媒体访问控制（MAC）装置的复用的数据流，将所述复用的数据流解复用成第一数据流和第二数据流，将所述第一数据流输出到所述第一PHY芯片的所述PHY电路，并且将所述第二数据流经由所述接口输出到所述第二PHY芯片。

优选地，所述复用器被配置为通过将所述复用的数据流中的字节或比特解交织来将所述复用的数据流解复用。

优选地，所述多芯片模块进一步包括：安装在所述基板上的第三PHY芯片；安装在所述基板上的第四PHY芯片；将所述第一PHY芯片耦接至所述第三PHY芯片的第二接口；以及将所述第一PHY芯片耦接至所述第四PHY芯片的第三接口；其中，所述第一PHY芯片的所述复用器进一步被配置为将所述复用的数据流解复用成第三数据流和第四数据流，以经由所述第二接口将所述第三数据流输出到所述第三PHY芯片，并经由所述第三接口将所述第四数据流输出到所述第四PHY芯片。

优选地，所述第一数据流具有大约是所述复用的数据流的数据速率的四分之一的数据速率。

优选地，所述复用的数据流具有大约10Gbits每秒的数据速率，并且所述第一数据流、所述第二数据流、所述第三数据流和所述第四数据流中的每个都具有大约2.5Gbits每秒的数据速率。

优选地，所述第二PHY芯片包括第二复用器和第二PHY电路，并且其中，所述第二复用器被配置为经由所述第一接口接收来自所述第一PHY芯片的所述第二数据流，并且将所述第二数据流传递到所述第二PHY电路。

优选地，所述第二复用器被配置为选择性地以第一模式和第二模式中的一种运行，在所述第一模式中，所述第二复用器被配置为将复用的数据流解复用，在所述第二模式中，所述第二复用器被配置为将所述第二数据流传递到所述第二PHY电路，并且所述第二复用器被编程为以所述第二模式运行。

优选地，所述第一PHY芯片和所述第二PHY芯片基本相同。

优选地，所述第一PHY电路被配置为将所述第一数据流转换成第一物理层数据信号以用于在第一以太网线缆上传输，并且所述第二PHY电路被配置为将所述第二数据流转换成第二物理层数据信号以用于在第二以太网线缆上传输。

本发明还涉及一种物理层（PHY）芯片，包括：复用器，被配置为选择性地以第一模式和第二模式中的一种运行；以及PHY电路；其中，在所述第一模式中，所述复用器被配置为将由所述PHY芯片接收的复用的数据流解复用成第一数据流和第二数据流，将所述第一数据流输出到所述PHY电路，并且将所述第二数据流输出到另一PHY芯片，并且，在所述第二模式中，所述复用器被配置为将由所述PHY芯片接收的数据流传递到所述PHY电路；其中，所述PHY电路被配置为将来自所述复用器的数据流转换成物理层数据信号以用于在以太网线缆上传输。

优选地，所述复用器被配置为：通过将所述复用的数据流中的字节或比特解交织来将所述复用的数据流解复用。

优选地，所述PHY芯片进一步包括：耦接至所述复用器的第一输入/输出（I/O）；以及耦接至所述复用器的第二I/O；其中，在所述第一模式中，所述复用器被配置为在所述第一I/O上接收所述复用的数据流，并且在所述第二I/O上将所述第二数据流输出到其他PHY芯片，并且，在所述第二模式中，所述复用器被配置为将在所述第一I/O上接收的数据流传递到所述PHY电路。

优选地，所述复用器进一步被配置为选择性地以第三模式运行，并且其中，在所述第三模式中，所述复用器被配置为将在所述I/O上接收的数据流传递到所述PHY电路。

本发明还涉及一种多芯片模块，包括：基板；安装在所述基板上的第一物理层（PHY）芯片，所述第一PHY芯片包括路由器和物理层（PHY）电路；安装在所述基板上的第二PHY芯片；以及将所述第一PHY芯片耦接至所述第二PHY芯片的接口；其中，所述第一PHY芯片的所述路由器被配置为接收来自媒体访问控制（MAC）装置的多个数据包，将具有第一地址的所述多个数据包中的一个或多个路由到所述PHY电路，并且将具有第二地址的所述多个数据包中的一个或多个经由所述接口路由到所述第二PHY芯片。

优选地，所述多芯片模块进一步包括：安装在所述基板上的第三PHY芯片；安装在所述基板上的第四PHY芯片；将所述第一PHY芯片耦接至所述第三PHY芯片的第二接口；以及将所述第一PHY芯片耦接至所述第四PHY芯片的第三接口；其中，所述第一PHY芯片的路由器进一步被配置为将具有第三地址的所述多个数据包中的一个或多个经由所述第二接口路由到所述第三PHY芯片，并且将具有第四地址的所述多个数据包中的一个或多个经由所述第三接口路由到所述第四PHY芯片。

优选地，所述第二PHY芯片包括第二路由器和第二PHY电路，并且其中，所述第二路由器被配置为将经由第一接口从所述第一PHY芯片接收的数据包传递到所述第二PHY电路。

优选地，所述第二路由器被配置为选择性地以第一模式和第二模式中的一种运行，在所述第一模式中，所述第二路由器被配置为基于所述数据包的地址来路由数据包，在所述第二模式中，所述第二路由器被配置为将数据包从所述第一PHY芯片传递到所述第二PHY电路，并且所述第二路由器被编程为以所述第二模式运行。

优选地，所述第一PHY芯片和所述第二PHY芯片基本相同。

优选地，在所述第二模式中，所述路由器被配置为将所述数据包从所述第一PHY芯片路由到所述第二PHY芯片而不查看所述数据包中的地址。

优选地，所述第一PHY电路被配置为将来自所述第一路由器的数据包转换成第一物理层数据信号以用于在第一以太网线缆上传输，并且所述第二PHY电路被配置为将来自所述第二路由器的数据包转换成第二物理层数据信号以用于在第二以太网线缆上传输。

附图说明

在所附权利要求中阐述了本技术的特定特征。然而，为了说明的目的，在附图中阐述了本技术的若干实施例。

图1示出了包括单端口物理层（PHY）芯片的以太网系统的示例。

图2示出了包括多端口物理层（PHY）芯片的以太网系统的示例。

图3示出了根据本技术的某些方面的具有高速接口的示例多芯片模块。

图4示出了根据本技术的某些方面的示例单端口以太网系统。

图5示出了根据本技术的某些方面的示例可编程复用器。

图6示出了根据本技术的某些方面的示例媒体访问控制（MAC）装置。

图7示出了根据本技术的某些方面的具有多个接口的示例多芯片模块。

图8示出了根据本技术的某些方面的示例可编程复用器。

图9示出了根据本技术的某些方面的多芯片模块。

具体实施方式

以下阐述的具体实施方式旨在作为本技术的各种配置的描述，并且不旨在表示可以实践本技术的仅有配置。附图被纳入文中并构成具体实施方式的一部分。为了提供对本技术的透彻理解的目的，具体实施方式包括具体细节。然而，本技术不限于这里阐述的具体细节，并且可以在没有具体细节中的一个或多个的情况下实践。在一些情况下，为了避免模糊本技术的概念，以框图形式示出了结构和部件。

图1示出了可以在接入点中使用从而为计算装置提供到以太网网络的接入的以太网系统100的示例。以太网系统100包括媒体访问控制（MAC）装置105、单端口物理层装置（PHY）110、将以太网系统100连接至以太网线缆（未示出）的连接器130（例如，RJ-45连接器）。以太网线缆可以包括导线（例如，铜导线）或光纤。在一些实施方式中，以太网导线包括四个双绞线。

MAC装置105实现数据的数据链路层（OSI层2）处理，包括将数据封装成帧和媒体访问管理。MAC装置105经由MAC/PHY接口115（例如，串行千兆媒体独立接口（SGMII））向PHY110输出数据流。PHY110可以对来自MAC装置105的数据流执行物理层（OSI层1）处理，以将数据流转换成物理层数据信号用于在以太网线缆上传输。物理层可以包括物理编码子层和物理介质相关子层。来自PHY110的物理层数据信号经由连接器130输出到以太网线缆。

图2示出了可以在多端口以太网交换机中使用从而将多个装置连接至以太网网络的以太网系统200的示例。以太网系统200包括MAC装置205、四端口PHY210、以及将以太网系统200连接至四个独立以太网线缆（未示出）的四个连接器230A至230D（例如，四个RJ-45连接器）。

MAC装置205实现数据的数据链路层（OSI层2）处理，包括将数据封装成帧以及媒体访问管理。MAC装置205可以接收将在四个以太网线缆上传输到不同计算装置的数据，并且在数据链路层将数据处理成四个数据流，其中每个数据流都将在不同的一个以太网线缆上传输。MAC装置205可以将数据流复用成复用的数据流（例如，串行复用数据流），并经由MAC/PHY接口215（例如，四SGMII(QSGMII)）将复用的数据输出到四端口PHY210。对于QSGMII实施方式，每个数据流可以具有大约1Gbit/s的数据速率，并且复用的数据流可以具有大约4Gbit/s的数据速率。

四端口PHY210包括复用器（MUX）220以及四个物理层（PHY）电路225A至225D。MUX220将来自MAC装置205的复用的数据流解复用成四个数据流。对于QSGMII实施方式，MUX220可以将QSGMII数据流解复用成四个SGMII数据流。MUX220将每个数据流输出到PHY电路225A至225D中的不同的一个。每个PHY电路225A至225D都对相应的数据流执行物理层（OSI层1）处理，从而将数据流转换成物理层数据信号以用于在相应的以太网线缆上传输。每个PHY电路225A至225D都经由相应的连接器230A至230D（例如，RJ-45连接器）将相应的物理层数据信号输出到相应的以太网线缆。

四端口PHY210可以集成在单个芯片上。集成四端口PHY210的一个优点在于，其减少了以太网交换机中的片外I/O的数量。这是因为，四端口PHY210使用单个高速MAC/PHY接口来与MAC装置205通信。

为了同时应对单端口市场（例如，接入点市场）和多端口市场（例如，以太网交换机市场），PHY芯片制造商可以分开地开发单端口PHY芯片和多端口PHY芯片（例如，四端口PHY芯片）。然而，进行分开的芯片开发来应对两个市场抬高了开发成本。因此，希望开发能够应对两个市场的PHY芯片。

图3示出了根据本技术的方面的包括多芯片模块（MCM）312的多端口系统300的示例。MCM312包括第一单端口PHY310A、第二单端口PHY310B、第三单端口PHY310C、以及第四单端口PHY310D。每个单端口PHY310A至310D都可以集成在分开的芯片或裸片上，并且可以相同。单端口PHY310A至310D可以安装在公共基板315（诸如陶瓷基板和/或其它类型的基板）上，以形成MCM312。

每个单端口PHY310A至310D都包括MUX320A至320D以及PHY电路325A至325D以用于执行物理链路层处理。每个单端口PHY310A至310D都经由相应的连接器330A至330D（例如，RF-45连接器）连接至相应的以太网线缆（未示出）。第一单端口PHY310A经由高速MAC/PHY接口215连接至MAC装置205。另外，如图3所示，第一单端口PHY310A分别经由较低速接口324、326和328连接至第二、第三和第四单端口PHY310B、310C和310D。接口324、326和328将MCM312的PHY310A至310D互连。低速接口324、326和328中的任一个可以包括基板315上的导电迹线。

在操作中，MAC装置205接收将要在四个以太网线缆上传输的数据，在数据链路层将数据处理成四个数据流，并且将数据流复用成复用的数据流（例如，串行复用的数据流）。复用的数据流经由MAC/PHY接口215被输出到第一单端口PHY310A。MAC装置205可以通过交织数据流的比特或字节来复用数据流。MAC装置205可以使用另一复用技术，包括但不限于频分复用、码分复用等。

第一单端口PHY310A的MUX320A将复用的数据流解复用成四个数据流。每个解复用的数据流都可以具有等于复用的数据流的数据速率的四分之一的数据速率。MUX320A将数据流之一输出到同一芯片上的同一PHY电路325A。PHY电路325A对数据流执行物理层（OSI层1）处理，以将数据流转换成物理层数据信号，用于经由连接器330A在相应的以太网线缆上传输。

第一单端口PHY310A的MUX320A经由相应的接口324、326和328将其他三个数据流中的每个输出到第二、第三和第四单端口PHY310B至310D中的不同的一个。第二、第三和第四单端口PHY310B至310D的每个中的MUX320B至320D将接收的数据流传送到相应的PHY电路325B至325D。每个PHY电路325B至325D都对相应的数据流执行物理层（OSI层1）处理，以将数据流转换成物理层数据信号，用于经由相应的连接器330B至330D在相应的以太网线缆上传输。

接收来自MAC装置205的复用的数据流、将复用的数据流解复用、并且将解复用的数据流输出到MCM312中的其它PHY的单端口PHY可以称为主PHY。接收来自主PHY的数据流的每个其它单端口PHY可以称为从PHY。在图3的示例中，第一单端口PHY310A充当主PHY，并且第二、第三和第四单端口PHY310B至310D充当从PHY。

单端口PHY310B至310D的每个中的MUX320A至320D可以具有将来自MAC装置205的复用的数据流解复用成解复用的数据流的能力。当单端口PHY充当从PHY时，可以不使用相应的MUX的该能力，在该情况下，相应的MUX可以简单地将接收的数据流传递到相应的PHY电路。

可以使用可编程MUX来实现任合MUX320A至320D，该可编程MUX可以被选择性地编程为以第一模式和第二模式中的一种运行。在第一模式中，MUX将来自MAC装置205的复用的数据流解复用成多个数据流，并且在第二模式中，MUX将接收的数据流传递到相应的PHY电路。MUX可以被编程为根据相应的单端口PHY将被用作主PHY还是从PHY，来以第一模式或第二模式运行。

因此，单端口PHY310A至310D中的每个都能够充当主PHY或从PHY。当单端口PHY充当从PHY时，不使用相应的MUX的三个I/O，这是因为，不需要它们将解复用的数据流输出到其它PHY。如图3中的示例所示，没有使用第二单端口PHY310B的三个I/O322B，没有使用第三单端口PHY310C的三个I/O322C，并且没有使用第四单端口PHY310D的三个I/O322D。使用了第一单端口PHY310A的全部三个对应的I/O322A，以将解复用的数据流输出到其它单端口PHY。

因此，本技术允许使用多个单端口PHY310A至310D（其每个都可以在单个芯片上）来创建具有到MAC装置205的一个接口的多端口MCM312。另外，单端口PHY310A至310D中的任一个都可以用于单端口系统（例如，接入点）中。

图4示出了在单端口以太网系统400（例如，接入点）中使用第一单端口PHY310A的示例。在该示例中，第一单端口PHY310A的MUX320A可以经由MAC/PHY接口415接收来自MAC装置405的数据流，并且将接收的数据流传递到相应的PHY电路325A用于物理层处理。在该情况下，没有使用MUX320A的解复用功能，并且没有使用MUX320A的三个I/O322A。

因此，本技术允许在多端口应用和单端口应用中使用一种类型的芯片。换句话说，本技术允许一种芯片开发来同时应对多端口市场（例如，以太网交换机）和单端口市场（例如，接入点），从而降低了开发成本。

虽然上述MCM312使用了四个单端口PHY的示例，但是可以理解，本技术不限于该示例，并且MCM312可以包括任意数量的单端口PHY。一般而言，MCM312可以包括N个单端口PHY，其中，N是整数，并且MAC装置205将N个数据流复用成复用的数据流。第一个单端口PHY中的MUX可以将复用的数据流解复用成N个数据流，将N个数据流中的一个输出到相应的PHY电路用于物理层处理，并且将其它数据流中的每个输出到其它单端口PHY中的不同的一个。

图5示出了根据本技术的某些方面的可编程MUX520。可编程MUX520可用于实施MUX320A至320D中的任一个。可编程MUX520可以耦接至相应的单端口PHY的四个I/O522-1至522-4。I/O522-1至522-4可以将MUX520连接至相应的单端口PHY的分开外部引脚或接触（未示出），以用于连接至其它单端口PHY和/或MAC装置。

可编程MUX520包括复用器530、到相应的PHY电路的连接535、以及连接在I/O522-1和PHY电路之间的开关532。复用器530可以被配置为：在I/O522-1上接收复用的数据流，将复用的数据流解复用成四个数据流，经由连接535将解复用的数据流中的一个输出到相应的PHY电路，并且将其它解复用的数据流中的每个输出到I/O522-2至522-4中的不同的一个。

可编程MUX520可以被选择性地编程为以第一模式和第二模式中的一种运行。在第一模式中，MUX520将复用的数据流解复用。通过断开开关532并且对复用器530上电，可以将MUX520编程为以第一模式运行。当MUX520以第一模式运行时，I/O522-1可以经由MAC/PHY接口512连接至MAC装置205，并且I/O522-2至522-4中的每个可以连接至MCM312上的其它单端口PHY中的不同的一个。

在第一模式中，复用器530经由I/O522-1接收来自MAC装置205的复用数据流，将复用的数据流解复用，经由连接535将解复用的数据流中的一个输出到相应的PHY电路，并且经由相应的I/O522-2至522-4将其它解复用的数据流中的每个输出到其它单端口PHY中的不同的一个。

在第二模式中，MUX520将接收的数据流传递到相应的PHY电路。通过闭合开关532并且将复用器530断电，可以将MUX520编程为以第二模式运行。闭合开关532在I/O522-1和相应的PHY电路之间创建了路径540，绕过了复用器530。当MUX520以第二模式运行时，I/O522-1可以连接至主单端口PHY或MAC装置。在第二模式中，MUX520在I/O522-1上接收来自主PHY或MAC装置的数据流，并且经由路径540和连接535将接收的数据流传递到相应的PHY电路。

图6示出了根据本技术的方面的可以用于MCM312的MAC装置605。MAC装置605包括四个MAC电路610A至610D和复用器（MUX）612。每个MAC电路610A至610D都对将要在不同的一个以太网线缆上传输的数据执行数据链路层（OSI层2）处理，并将数据流输出到MUX612。MUX612将来自MAC电路610A至610D的数据流复用成复用的数据流，并且经由MAC/PHY接口615将复用的数据流输出到MCM312。

在MCM312（在图3中示出），第一单端口PHY310A的MUX320A将复用数据流解复用成对应于MAC电路610A至610D的四个数据流。第一单端口PHY310A的MUX320A将对应于MAC电路610A的数据流输出到相应的PHY电路325A用于物理层处理，并且分别将对应于MAC电路610B、610C和610D的数据流输出到第二、第三和第四单端口PHY610B、610C和610D。每个单端口PHY都对相应的数据流执行物理层（OSI层1）处理。

在一些实施方式中，MUX612可以使用比特交织复用或字节交织复用来复用来自MAC电路610A至610D的数据流。在比特交织复用中，MUX612交织数据流的比特，其中，特殊数据流的比特出现在复用的数据流的每四个比特中。MUX612可以通过顺序输出来自每个数据流的第一比特，然后顺序输出来自每个数据流的第二比特，等等，来完成这一点。第一单端口PHY310A的MUX320A可以通过将复用的数据流的比特解交织成四个数据流而将复用的数据流解复用。例如，MUX320A可以通过将复用的数据流中的每四个比特输出到MUX320A的一个输出，而在该输出输出解复用的数据流。

在字节交织复用中，MUX612交织数据流的字节，其中，特殊数据流的字节出现在复用的数据流的每四个字节中。每个字节可以由8比特、10比特、或者其他数量的比特组成。MUX612可以通过顺序输出来自每个数据流的第一字节，然后顺序输出来自每个数据流的第二字节，等等，来完成这一点。第一单端口PHY310A的MUX320A可以通过将复用的数据流的字节解交织成四个数据流而将复用的数据流解复用。例如，MUX320A可以通过将复用的数据流中的每四个字节输出到MUX320A的一个输出，来在该输出输出解复用的数据流。

虽然上面使用四个MAC电路610A至610D的示例描述了MAC装置605，但是可以理解，本技术不限于该示例，并且MAC装置605可以包括任意数量的MAC电路。一般而言，MAC装置605可以包括输出N个数据流的N个MAC电路，其中，N是整数，并且MUX612将N个数据流复用成复用的数据流。

在一些实施方式中，每个PHY电路325A至325D都可以以大约2.5Gbit/s的数据速率向相应的以太网线缆输出数据。通过使用双平方（double square；DSQ）128调制或其他高级调制机制，每个PHY电路325A至325D可以实现大约2.5Gbit/s的数据速率。以太网线缆中的任一个都可以是CAT5e线缆、CAT6线缆、或其他类型的线缆。

在这些实施方式中，MAC装置205可以以大约10Gbit/s的数据速率输出复用的数据流，并且第一单端口PHY310A的MUX320A可以将复用的数据流解复用成四个数据流，其中，每个数据流都具有大约2.5Gbit/s的数据速率。MUX320可以将数据流中的一个输出到相应的PHY电路325A，并且将其他三个数据流中的每个经由相应的接口324、326和328输出到第二、第三和第四单端口PHY310B至310D中的不同的一个。

虽然已经使用单端口PHY310A至310D在相应的以太网线缆上传输数据的示例描述了本技术的方面，但是可以理解，单端口PHY310A至310D还可以从相应的以太网线缆接收数据。因此，单端口PHY310A至310D可以是双向的。在一些实施方式中，当PHY电路从相应的以太网线缆接收物理层数据信号时，PHY电路可以对接收的物理层数据信号执行物理层（OSI层1）处理，以将物理层数据信号转换成数据流。第二、第三和第四单端口PHY310B至310D的每个中的MUX320B至320D可以经由相应的接口324、326和328输出到第一单端口PHY310A的MUX320A。第一单端口PHY310A中的MUX320A可以将来自相应的PHY电路325A的数据流与来自其他单端口PHY310B至310D的数据流复用成复用的数据流，并且经由MAC/PHY接口215将复用的数据流输出到MAC装置205。

MCM312还可以经由多个MAC/PHY接口连接至多个MAC装置。在这一方面，图7示出了多端口系统700的示例，其包括分别经由分开的MAC/PHY接口715A至715D连接至MCM312的单端口PHY310A至310D的四个MAC装置705A至705D。每个MUX320A至320D都经由相应的MAC/PHY接口715A至715D接收来自相应的MAC装置705A至705D的数据流，并且将接收的数据流传递到相应的PHY电路325A至325D用于物理层处理。在该情况下，没有使用分别将第一单端口PHY310A连接至第二、第三和第四单端口PHY310B至310D的接口324、326和328。

每个MUX320A至320D都可以使用可编程MUX来实现，该可编程MUX可以被编程为将在MUX的任意I/O上接收的数据流传递到相应的PHY电路用于物理层处理。例如，当在图7中的多端口系统700中使用MCM312时，每个单端口PHY310A至310D中的MUX320A至320D可以被编程为将在连接至相应的MAC/PHY接口715A至715D的I/O上接收的数据流传递到相应的PHY电路325A至325D。在该情况下，每个单端口PHY310A至310D可以独立地运行，并且没有使用单端口PHY310A至310D之间的电互连（即，接口324、326和328）。

当在图3的多端口系统300中使用MCM312时，第一单端口PHY310A中的MUX320A可以被编程为将在连接至MAC/PHY接口215的I/O上接收的复用数据流解复用，将解复用的数据流中的一个输出到相应的PHY电路325A，并且将其他解复用的数据流中的每个输出到连接至接口324、326和328中的三个I/O中的不同的一个。第二、第三和第四单端口PHY310B至310D中的每个的MUX320B至320D可以被编程为将在连接至相应的接口324、326和328的I/O上接收的数据流传递到相应的PHY电路325B至325D。

因此，MCM312可以经由单个高速率MAC/PHY接口连接至MAC装置205，或者经由分开的较低速率MAC/PHY接口715A至715D连接至多个MAC装置705A至705D。这为MCM312提供了在不同系统配置中使用的灵活性。

图8示出了根据本技术的某些方面的可编程MUX820。可编程MUX820与图5中的可编程MUX520类似，并且进一步包括连接在I/O522-2和到相应的PHY电路的连接535之间的第二开关832。

当使用可编程MUX820将来自MAC装置205的复用的数据流解复用或者将在I/O522-1上接收的数据流传递到相应的PHY电路时，可以断开第二开关832。当可编程MUX820用于传递从图7的系统700中的相应的MAC装置705A至705D接收的数据流时，I/O522-2可以经由相应的MAC/PHY接口715A至715D连接至相应的MAC装置705A至705D，第二开关832可以闭合，第一开关532可以断开，并且复用器530可以断电。在该情况下，闭合第二开关832在I/O522-2和相应的PHY电路之间创建了绕过复用器530的路径840。结果，在I/O上从相应的MAC装置接收的数据流被传递到相应的PHY电路。

图9示出了根据本技术的方面的包括多芯片模块（MCM）912的示例多端口系统900。MCM912包括第一单端口PHY910A、第二单端口PHY910B、第三单端口PHY910C、以及第四单端口PHY910D。每个单端口PHY910A至910D可以集成在单个芯片或裸片上，并且可以相同。单端口PHY910A至910D可以安装在公共基板914上以形成MCM912。

每个单端口PHY910A至910D都包括数据包路由器920A至920D和PHY电路925A至925D用于执行物理链路层处理。每个单端口PHY910A至910D都经由相应的连接器930A至930D（例如，RJ-45连接器）连接至相应的以太网线缆（未示出）。第一单端口PHY920A经由高速MAC/PHY接口915连接至MAC装置905。另外，如图9所示，第一单端口PHY920A分别经由较低速接口924、926和968连接至第二、第三和第四单端口PHY910B、910C和910D。

在操作中，MAC装置905接收将在四个以太网线缆上传输到四个不同计算装置（例如，VoIP装置、接入点等）的数据。MAC装置905将每个计算装置的数据处理成数据包，其中，每个数据包可以包括将计算装置标识为数据包的目的地的地址。数据包还可以称为帧。MAC装置905经由接口915输出不同计算装置的数据包。MAC装置905可以一次一个数据包来输出不同计算装置的数据包。例如，MAC装置905可以将不同的计算装置的数据包交织，并且经由接口915将交织的数据包输出到MCM912。

在一些实施方式中，不同计算装置的数据包可以具有不同大小。在这些实施方式中，MAC装置905可以管理数据包流量，使得每个计算装置的数据速率（每单位时间的比特数）大致相同。换句话说，MAC装置905可以实施流量策略，其中，每个计算装置（以及因此相应的PHY）被分配接口915的总数据速率的大致相等份额。

要做到这一点，MAC装置905可以包括临时存储不同计算装置的数据包的缓冲器。然后，MAC装置905可以按照为计算装置产生大致相等数据速率的顺序，将缓冲器中的数据包输出到接口915。例如，如果将大数据包定址到第一个计算装置，并且将较小数据包定址到第二个计算装置，则MAC装置905可以针对定址到第一装置的每个数据包输出定址到第二计算装置的几个数据包，使得装置的数据速率大致相等。对于其中每个单端口PHY910A至910D以大约2.5Gbits/s的数据速率运行的实施方式，MAC装置905可以管理数据包流量，使得每个计算装置的数据速率大约是2.5Gbits/s。在该情况下，接口915的数据速率可以是10Gbits/s。

第一单端口PHY910A的路由器920A查看来自MAC装置905的到来数据包的地址，并且相应的地路由数据包。如果数据包被定址到对应于第一单端口PHY910A的计算装置，则路由器920A将数据包路由到相应的PHY电路925A用于物理层处理。如果数据包被定址到对应于第二单端口PHY910B的计算装置，则路由器920A经由相应的接口924将数据包路由到第二单端口PHY910B。如果数据包被定址到对应于第三单端口PHY910C的计算装置，则路由器920A经由相应的接口926将数据包路由到第三单端口PHY910C。如果数据包被定址到对应于第四单端口PHY910D的计算装置，则路由器920A经由相应的接口928将数据包路由到第四单端口PHY910D。

第二、第三和第四单端口PHY910B至910D中的每个中的路由器920B至920D将接收的数据包传递到相应的PHY电路925B至925D。PHY电路925B至925D中的每个都对相应的数据包执行物理层（OSI层1）处理，以将数据包转换成物理层数据信号以用于经由相应的以太网线缆传输到相应的计算装置。

单端口PHY910A至910D中的每个中的路由器920A至920D可以具有如下能力：基于数据包的地址，将来自MAC装置905的每个数据包路由到相应的PHY电路或者另一单端口PHY。当单端口PHY910A至910D充当从PHY时，可以关闭相应的路由器的地址路由功能，在该情况下，相应的路由器可以简单地将接收的数据包传递到相应的PHY电路，而不查看数据包的地址。

在一些实施方式中，每个路由器920A至920D都可以被配置为选择性地被编程为以第一模式和第二模式中的一种运行。在第一模式中，路由器可以被配置为基于数据包的地址路由数据包。例如，路由器可以将被定址到对应于对应单端口PHY的计算装置的数据包路由到相应的PHY电路，并且将被定址到其他计算装置的数据包路由到对应单端口PHY。在第二模式中，路由器可以被配置为将从主PHY或MAC装置接收的数据包传递到相应的PHY，而不查看数据包的地址。

因此，每个单端口PHY910A至910D都能够充当主PHY或从PHY。当单端口PHY充当从PHY时，没有使用相应的路由器的三个I/O，这是因为，不需要它们将数据包路由到其他PHY。如图9的示例所示，没有使用第二单端口PHY910B的三个I/O922B，没有使用第三单端口PHY910C的三个I/O922C，并且没有使用第四单端口PHY910D的三个I/O922D。使用了第一单端口PHY910A的全部三个I/O922A，以将数据包路由到其他单端口PHY。

上述功能可以在数字电子电路、计算机软件、固件、或硬件中实现。可以使用一个或多个计算机程序产品来实现该技术。可编程处理器和计算机可以包括在移动装置中或封装为移动装置。可以由一个或多个可编程处理器以及由一个或多个可编程逻辑电路来执行处理和逻辑流。

一些实施方式可以包括电子部件，诸如微处理器、存储器和内存，其在机器可读或计算机可读介质（可选地称为计算机可读存储介质、机器可读介质、或机器可读存储介质）中存储计算机程序指令。这种计算机可读介质的一些示例包括RAM、ROM、只读光盘（CD-ROM）、可记录光盘（CD-R）、可重写光盘（CD-RW）、只读数字通用光盘（例如，DVD-ROM、双层DVD-ROM）、各种可记录/可重写DVD（例如，DVD-RAM、DVD-RW、DVD+RW等）、闪存（例如，SD卡、迷你SD卡、微SD卡等）、磁性和/或固态硬盘驱动器、超密度光盘、任何其他光或磁介质、以及软盘。计算机可读介质可以存储可由至少一个处理单元执行的计算机程序，并且包括用于执行各种操作的一组指令。计算机程序或计算机代码的示例可以包括诸如由编译器产生的机器码、以及包括由计算机、电子部件、或使用解释器的微处理器执行的更高级代码的文件。

一些实施方式可以通过执行软件的微处理器或多核处理器来执行。一些实施方式可以通过一个或多个集成电路来执行，诸如专用集成电路（ASIC）或场可编程门阵列（FPGA）。在一些实施方式中，这种集成电路可以执行存储在电路本身上的指令。

许多上述特征和应用可以实现为被指定为记录在计算机可读存储介质（还称为机器可读介质）上的一组指令的软件过程。当这些指令被一个或多个处理单元（例如，一个或多个处理器、处理器核、或者其他处理单元）执行时，它们使得处理单元执行在指令中指示的动作。计算机可读介质的示例包括但不限于CD-ROM、闪存驱动器、RAM芯片、硬驱动器、EPROM等。计算机可读介质不包括无线地或者在有线连接上传递的载波和电子信号。

提供了以上说明书使得本领域的任何普通技术人员能够实践这里描述的各方面。对于本领域普通技术人员来说，这些方面的多种修改将是显而易见的，并且文中定义的一般原理可以应用于其他方面。因此，实施例无意限制于文中示出的方面，而是符合与语言权利要求一致的整个范围，其中，除非特别说明，对单数的元件的引用并不是意味着“一个且只有一个”，而是“一个或多个”。除非另有说明，术语“一些”指一个或多个。男性代词（例如，他的）包括女性和中性（例如，她的和它的），反之亦然。如果有的话，标题和副标题的使用仅仅是为了方便，而不是限制本公开。

谓词词语“被配置为”、“可操作为”和“编程为”不意味着对主体的任何特殊有形或无形修改，相反，旨在互换地使用。例如，被配置为监控和控制操作或部件的处理器还可以意味着该处理器被编程为监控和控制操作或者处理器可操作为监控和控制该操作。类似地，被配置为执行代码的处理器可以理解为被编程为执行代码或者可操作为执行代码的处理器。

诸如“方面”的短语并不意味着这种方面对于本技术是必须的或者这种方面应用于本技术的所有配置。涉及一个方面的记载可以适用于所有配置，或者一个或多个配置。诸如“方面”的短语可以指一个或多个方面，反之亦然。诸如“配置”的短语并不意味着这种配置对于本技术是必须的或者这种配置适用于本技术的所有配置。涉及一个配置的记载可以适用于所有配置，或者一个或多个配置。诸如“配置”的短语可以指一个或多个配置，反之亦然。

这里所使用的词“示例”意味着“用作示例或说明”。文中描述为“示例”的任何方面或设计并不必然被理解为相对于其他方面和设计是优选的或有利的。

与本领域普通技术人员已知的或者以后会知道的在整个说明书中描述的各方面的元件等同的所有结构和功能，明确地结合于此作为参考，并且旨在被权利要求涵盖。此外，文中描述的任何内容都无意献给公众，而不管这种公开是否明确地记载在权利要求中。没有权利要求元素根据35U.S.C.§112，第六段的规定来理解，除非该元素适用术语“用于…的装置”明确记载或者在方法权利要求的情况下，该元素适用术语“用于…的步骤”来记载。此外，至于在说明书或权利要求中使用的术语“包含”、“具有”等，如同在权利要求中采用“包括”作为过渡词时所作的解释，这种术语旨在是包容性的，方式与术语“包括”类似。

Claims (10)

1.一种多芯片模块，包括：

基板；

安装在所述基板上的第一物理层(PHY)芯片，所述第一PHY芯片包括复用器和第一物理层(PHY)电路；

安装在所述基板上的第二PHY芯片；以及

将所述第一PHY芯片耦接到所述第二PHY芯片上的第一接口；

其中，所述第一PHY芯片的所述复用器被配置为接收来自媒体访问控制(MAC)装置的复用的数据流，所述复用的数据流包括与第一PHY芯片相关的第一数据流和与第二PHY芯片相关的第二数据流，将所述复用的数据流在所述第一PHY芯片解复用成所述第一数据流和所述第二数据流，从而将所述第一数据流输出到所述第一PHY芯片的所述第一PHY电路，并且将所述第二数据流从所述第一PHY芯片经由所述第一接口传输到所述第二PHY芯片。

2.根据权利要求1所述的多芯片模块，其中，所述复用器被配置为通过将所述复用的数据流中的字节或比特解交织来将所述复用的数据流解复用。

3.根据权利要求1所述的多芯片模块，进一步包括：

安装在所述基板上的第三PHY芯片；

安装在所述基板上的第四PHY芯片；

将所述第一PHY芯片耦接至所述第三PHY芯片的第二接口；以及

将所述第一PHY芯片耦接至所述第四PHY芯片的第三接口；

其中，所述复用的数据流进一步包括与所述第三PHY芯片相关的第三数据流和与所述第四PHY芯片相关的第四数据流，并且所述第一PHY芯片的所述复用器进一步被配置为将所述复用的数据流在所述第一PHY芯片解复用成所述第三数据流和所述第四数据流，以便经由所述第二接口将所述第三数据流从所述第一PHY芯片传输到所述第三PHY芯片，并从所述第一PHY芯片经由所述第三接口将所述第四数据流传输到所述第四PHY芯片。

4.根据权利要求3所述的多芯片模块，其中，所述第一数据流具有所述复用的数据流的数据速率的四分之一的数据速率。

5.根据权利要求4所述的多芯片模块，其中，所述复用的数据流具有10Gbits每秒的数据速率，并且所述第一数据流、所述第二数据流、所述第三数据流和所述第四数据流中的每个都具有2.5Gbits每秒的数据速率。

6.根据权利要求1所述的多芯片模块，其中，所述第二PHY芯片包括第二复用器和第二PHY电路，并且其中，所述第二复用器被配置为经由所述第一接口接收来自所述第一PHY芯片的所述第二数据流，并且将所述第二数据流传递到所述第二PHY电路。

7.根据权利要求6所述的多芯片模块，其中，所述第二复用器被配置为选择性地以第一模式和第二模式中的一种运行，在所述第一模式中，所述第二复用器被配置为将复用的数据流解复用，在所述第二模式中，所述第二复用器被配置为将所述第二数据流传递到所述第二PHY电路，并且所述第二复用器被编程为以所述第二模式运行。

8.根据权利要求6所述的多芯片模块，其中，所述第一PHY电路被配置为将所述第一数据流转换成第一物理层数据信号以用于在第一以太网线缆上传输，并且所述第二PHY电路被配置为将所述第二数据流转换成第二物理层数据信号以用于在第二以太网线缆上传输。

9.一种物理层(PHY)芯片，包括：

复用器，被配置为选择性地以第一模式和第二模式中的一种运行；以及

PHY电路；以及

将所述PHY芯片耦接到另一PHY芯片上的第一接口；

其中，在所述第一模式中，所述复用器被配置为将由所述PHY芯片接收的复用的数据流解复用成与所述PHY芯片相关的第一数据流和与所述另一PHY芯片相关的第二数据流，将所述第一数据流输出到所述PHY电路，并且将所述第二数据流通过所述第一接口输出到所述另一PHY芯片，并且，在所述第二模式中，所述复用器被配置为将由所述PHY芯片接收的数据流传递到所述PHY电路；

其中，所述PHY电路被配置为将来自所述复用器的所述数据流转换成物理层数据信号以用于在以太网线缆上传输。

10.一种多芯片模块，包括：

基板；

安装在所述基板上的第一物理层(PHY)芯片，所述第一PHY芯片包括路由器和物理层(PHY)电路；

安装在所述基板上的第二PHY芯片；以及

将所述第一PHY芯片耦接至所述第二PHY芯片的第一接口；

其中，所述第一PHY芯片的所述路由器被配置为：接收来自媒体访问控制(MAC)装置的多个数据包，所述多个数据包包括一个或多个具有与所述第一PHY芯片相关的第一地址的第一数据包和一个或多个具有与所述第二PHY芯片相关的第二地址的第二数据包；将具有所述第一地址的所述多个数据包中的所述一个或多个第一数据包路由到所述PHY电路；并且将具有所述第二地址的所述多个数据包中的所述一个或多个第二数据包经由所述第一接口路由到所述第二PHY芯片。