CN103713954A

CN103713954A - 一种处理器模块及电子设备

Info

Publication number: CN103713954A
Application number: CN201310729183.6A
Authority: CN
Inventors: 卢晓博; 李中华
Original assignee: Huawei Technologies Co Ltd
Current assignee: Huawei Technologies Co Ltd
Priority date: 2013-12-25
Filing date: 2013-12-25
Publication date: 2014-04-09
Anticipated expiration: 2033-12-25
Also published as: CN103713954B

Abstract

本发明实施例公开了一种处理器模块及电子设备，处理器模块包括：至少一个处理器、内存以及地址过滤器；按照内存地址，所述内存被划分成至少两个内存地址段；每个处理器在第一业务的处理中需要使用内存时，根据预先设置的业务和内存地址段的对应关系为所述第一业务的第一业务数据确定其对应的内存地址段，并在所述内存地址段中确定相应的内存地址将第一业务数据及其内存地址发送至地址过滤器；地址过滤器确定第一业务数据的内存地址所属的内存地址段，通过对应的通路将第一业务数据及其内存地址发送给内存；内存按照内存地址存储第一业务数据。本发明实施例能够在不增加处理器芯片的面积和功耗的情况下，满足不同业务的不同需求。

Description

一种处理器模块及电子设备

技术领域

本发明涉及通信领域，尤其涉及一种处理器模块及电子设备。

背景技术

目前，电子设备中的处理器在处理需要访问内存的业务时，不同业务往往有不同的处理需求，例如业务A对延时极其敏感，但对带宽要求不高；业务B对延时无要求，但对带宽要求极高，等等。这种不同业务的不同需求导致处理器通过总线访问内存时，面临诸多挑战。

现有技术中，不管电子设备中包括的是单核处理器还是多核处理器，一般都通过提高处理器的处理频率的方法来满足不同业务的不同需求，但是这种方法会增加处理器芯片尤其会增加多核处理器芯片的面积和功耗。

发明内容

本发明实施例中提供了一种处理器模块及电子设备，能够在不增加处理器芯片的面积和功耗的情况下，满足不同业务的不同需求。

第一方面，提供一种处理器模块，包括：至少一个处理器、内存以及地址过滤器；按照内存地址，所述内存被划分成至少两个内存地址段；其中，

所述地址过滤器与所述内存通过至少两条通路连接，其中一条通路为总线，其他通路为直连通路，每一个所述内存地址段对应一条所述通路；

所述处理器，用于在第一业务的处理中需要使用内存时，根据预先设置的业务和内存地址段的对应关系为所述第一业务的第一业务数据确定其对应的内存地址段，并在所述内存地址段中确定相应的内存地址，将所述第一业务数据及其内存地址发送至地址过滤器；

所述地址过滤器，用于确定所述第一业务数据的内存地址所属的内存地址段，通过确定的所述内存地址段所对应的通路将所述第一业务数据及其内存地址发送给所述内存；

所述内存，用于按照所述内存地址存储所述第一业务数据。

结合第一方面，在第一方面第一种可能的实现方式中，所述地址过滤器包括：至少一层地址子过滤器，每一层地址子过滤器包括至少一个地址子过滤器；其中，

位于第一层的每个地址子过滤器与至少一个所述处理器连接，且，与内存或者位于自身下一层的地址子过滤器通过通路连接；每一条通路对应至少一个内存地址段，每一内存地址段对应至少一条通路；

位于非第一层的每个地址子过滤器与上一层的地址子过滤器连接，且，与内存或者位于自身下一层的地址子过滤器通过通路连接；每一条通路对应至少一个内存地址段；

位于最后一层的每个地址子过滤器与上一层的地址子过滤器连接，且，与内存通过通路连接；每一条通路对应至少一个内存地址段；

至少一个地址子过滤器与内存连接的通路为总线；

每一层的地址子过滤器用于：确定第一业务数据的内存地址所属内存地址段，通过确定的所述内存地址段所对应的通路将所述第一业务数据发送至该通路所连接的内存或者下一层的地址子过滤器。

结合第一方面，在第一方面第二种可能的实现方式中，所述处理器模块还包括：至少一个寄存器集合，每一业务对应一个寄存器集合；其中，

所述地址过滤器与每个寄存器集合通过直连通路或者总线连接；

每个所述处理器，还用于在第二业务处理中需要使用寄存器时，从所述第二业务对应的寄存器集合中为所述第二业务的第二业务数据确定寄存器地址，将所述业务数据及其寄存器地址发送至地址过滤器；

所述地址过滤器，还用于确定所述第二业务数据的寄存器地址所属寄存器集合，通过确定的所述寄存器集合所对应的通路将所述第二业务数据发送给寄存器地址所属寄存器集合；

所述寄存器地址所属寄存器集合，用于按照所述寄存器地址存储所述第二业务数据。

结合第一方面第二种可能的实现方式，在第一方面第三种可能的实现方式中，所述地址过滤器包括：至少一层地址子过滤器，每一层地址子过滤器包括至少一个地址子过滤器；其中，

位于第一层的每个地址子过滤器与至少一个所述处理器连接，且，与内存、寄存器集合、或者位于自身下一层的地址子过滤器通过通路连接；每一个内存地址段对应至少一条通路，每一个寄存器集合对应至少一条通路，每一条通路对应至少一个内存地址段或者寄存器集合；

位于非第一层的每个地址子过滤器与上一层的地址子过滤器连接，且，与内存、寄存器集合或者位于自身下一层的地址子过滤器通过通路连接；每一条通路对应至少一个内存地址段或者寄存器集合；

位于最后一层的每个地址子过滤器与上一层的地址子过滤器连接，且，与内存或者寄存器集合通过通路连接；每一条通路对应至少一个内存地址段或者寄存器集合；

至少一个地址子过滤器与内存或者寄存器集合连接的通路为总线；

每一层的地址子过滤器用于：确定第一业务数据的内存地址所属内存地址段，通过确定的所述内存地址段所对应的通路将所述第一业务数据发送至该通路所连接的内存或者下一层的地址子过滤器；或者，确定所述第二业务数据的寄存器地址所属寄存器集合，通过确定的所述寄存器集合所对应的通路将所述第二业务数据发送至该通路所连接的寄存器集合或者下一层的地址子过滤器。

结合第一方面，和/或第一方面第一种可能的实现方式，和/或第一方面第二种可能的实现方式，和/或第一方面第三种可能的实现方式，在第一方面第四种可能的实现方式中，所述处理器模块还包括：第一通路与内存连接的端口的优先级大于第二通路与内存连接的端口的优先级，其中，第一通路是相对高优先级业务对应的内存地址段所对应的通路，第二通路是相对低优先级业务对应的内存地址段所对应的通路。

结合第一方面，和/或第一方面第一种可能的实现方式，和/或第一方面第二种可能的实现方式，和/或第一方面第三种可能的实现方式，和/或第一方面第四种可能的实现方式，在第一方面第五种可能的实现方式中，各个所述处理器与所述地址过滤器分别通过直连通路或者总线连接。

第二方面，提供一种电子设备，该电子设备包括上述任一项所述的处理器模块。

本实施例中的处理器模块包括：至少一个处理器、内存以及地址过滤器；按照内存地址，所述内存被划分成至少两个内存地址段；其中，所述地址过滤器与所述内存通过至少两条通路连接，其中一条通路为总线，其他通路为直连通路，每一个所述内存地址段对应一条所述通路；所述处理器，用于在第一业务的处理中需要使用内存时，根据预先设置的业务和内存地址段的对应关系为所述第一业务的第一业务数据确定其对应的内存地址段，并在所述内存地址段中确定相应的内存地址，将所述第一业务数据及其内存地址发送至地址过滤器；所述地址过滤器，用于确定所述第一业务数据的内存地址所属的内存地址段，通过确定的所述内存地址段所对应的通路将所述第一业务数据发送给所述内存；所述内存，用于按照所述内存地址存储所述第一业务数据。本实施例在处理器模块中，将内存按照业务进行内存地址段的划分，通过地址过滤器将不同内存地址段的业务数据使用不同的通路发送至内存，从而可以将延时和带宽要求高的业务数据通过直连通路发送至内存，将延时和带宽要求低的业务数据通过总线发送至内存，实现了处理器访问内存时业务的优先级控制，满足不同业务的不同需求；且，本实施例仅在处理器模块中增加地址过滤器，对处理器模块封装得到的处理器芯片的面积和功耗影响小。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例处理器模块一种结构图；

图2为本发明实施例处理器模块另一种结构图；

图3为本发明实施例处理器模块一种示例图；

图4为本发明实施例处理器模块另一种示例图；

图5为本发明实施例处理器模块第三种示例图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

参见图1，为本发明实施例处理器模块结构示意图，该处理器模块100包括：m个处理器110、地址过滤器120以及内存130，m为自然数；所述内存130被按照内存地址划分为n个内存地址段，n为大于1的自然数；其中，

每个处理器110与地址过滤器120连接，地址过滤器120与内存130通过至少两条通路连接，其中一条通路为总线，其他通路为直连通路，每一个所述内存地址段对应一条所述通路；

所述直连通路是一种以点对点方式连接两个部件的独享式数据传输线路。例如，地址过滤器120与内存130之间的直连通路就是点对点连接在地址过滤器120与内存130之间的、被至少一个业务所独享的数据传输线路，独享某一条直连通路的业务数量本发明并不限制，可以在实际应用中自主设置，但是一般独享一条直连通路的业务数量不能过多以免影响直连通路的数据传输速度。本发明中所述的独享是相对于所述至少一个业务之外的其他业务而言的，对于所述至少一个业务中的每个业务而言，其与所述至少一个业务中的其他业务共享一条直连通路。独享直连通路的所述至少一个业务中的每个业务通过其对应的内存地址段与直连通路建立对应关系，具体的，每个业务对应着一个内存地址段，内存地址段对应着一条直连通路，从而每个业务对应着一条直连通路，通过后续的地址过滤器120将每个业务的业务数据过滤到业务对应的直连通路进行传输。

每个所述处理器110，用于在第一业务的处理中需要使用内存时，根据预先设置的业务和内存地址段的对应关系为所述第一业务的第一业务数据确定其对应的内存地址段，并在所述内存地址段中确定相应的内存地址，将所述第一业务数据及其内存地址发送至地址过滤器120；

所述地址过滤器120，用于确定所述第一业务数据的内存地址所属的内存地址段，通过确定的所述内存地址段所对应的通路将所述第一业务数据及其内存地址发送给所述内存130；

所述内存130，用于按照所述内存地址存储所述第一业务数据。

其中，由于处理器110中设置的业务和内存地址段的对应关系，与地址过滤器120中内存地址段所对应的通路共同决定了某个业务所对应的通路是直连通路或总线，因此，在实际应用中可以根据业务所要使用的通路是直连通路或总线来确定处理器110中业务与内存地址段的对应关系、以及地址过滤器120中内存地址段与通路之间的对应关系。

其中，业务和通路之间的对应关系可以根据业务的优先级或者业务对带宽和延时的要求来确定，例如，优先级相对较高的业务对应直连通路，优先级相对较低的业务对应总线；或者，带宽和延时要求相对较高的业务对应直连通路，带宽和延时要求相对较低的业务对应总线；等等。以上业务和通路之间的对应关系仅为示例，在实际应用中还可以通过其他方式或划分方法来确定业务和通路之间的对应关系，本发明并不限制。

可选地，所述地址过滤器120可以包括：至少一层地址子过滤器，每一层地址子过滤器包括至少一个地址子过滤器；其中，

位于第一层的每个地址子过滤器与至少一个所述处理器连接，且，与内存或者位于自身下一层的地址子过滤器通过通路连接；每一内存地址段对应一条通路；

至少一个地址子过滤器与内存连接的通路为总线；

可选地，参见图2所示，所述处理器模块200还可以包括：p个寄存器集合140，每一业务对应一个寄存器集合140，p是自然数；其中，

所述地址过滤器120与每个寄存器集合140通过直连通路或者总线连接；

每个所述处理器110，还用于在第二业务处理中需要使用寄存器时，从所述第二业务对应的寄存器集合中为所述第二业务的第二业务数据确定寄存器地址，将所述第二业务数据及其寄存器地址发送至地址过滤器120；

所述地址过滤器120，还用于确定所述第二业务数据的寄存器地址所属寄存器集合，通过确定的所述寄存器集合所对应的通路将所述第二业务数据发送给寄存器地址所属寄存器集合140；

所述寄存器地址所属寄存器集合140，用于按照所述寄存器地址存储所述第二业务数据。

位于第一层的每个地址子过滤器与至少一个所述处理器连接，且，与内存、寄存器集合、或者位于自身下一层的地址子过滤器通过通路连接；每一个内存地址段对应一条通路，每一个寄存器集合对应一条通路；

其中，所述第一业务和第二业务可以是相同或不同的业务，第一业务数据和第二业务数据可以是相同或不同的业务数据。

可选地，各个处理器110与地址过滤器120可以分别通过直连通路或者总线连接。

以下，通过具体实例对本发明实施例处理器模块的实现进行更为详细的说明。参见图3，为本发明实施例处理器模块一种示例图；其中，m取值为4，n取值为4，p取值为4；具体的，多模处理器模块300包括：

第一处理器CORE_0、第二处理器CORE_1、第三处理器CORE_2、第四处理器CORE_3共4个处理器；

2层地址子过滤器构成的地址过滤器，分别是第一地址子过滤器1～第七地址子过滤器7；其中，第1层地址子过滤器包括：第一地址子过滤器1～第四地址子过滤器4，第2层地址子过滤器包括：第五地址子过滤器5～第七地址子过滤器7、第三地址子过滤器3；其中，第三地址子过滤器3由于直接连接第二处理器CORE_2，因此其属于第1层地址子过滤器，且，第三地址子过滤器3还作为第一地址子过滤器1、第二地址过滤器2、第四地址过滤器4的下一层地址子过滤器，因此，其也属于第2层地址子过滤器；

内存310，内存310中按照业务A、B、C以及其他业务划分为内存地址段A0、B0、C0以及D0，内存地址段与上述业务分别一一对应；

寄存器集合Ax、Bx、Cx、Dx，分别与业务A、B、C以及其他业务对应，其中，第一寄存器集合Ax包括寄存器A1、A2、A3，第二寄存器集合Bx包括寄存器B1、B2、B3，第三寄存器集合Cx包括寄存器C1、C2、C3，第四寄存器集合Dx包括定时器、看门狗（WDG）以及通用异步收发传输器（UART）。

参见图3，多模处理器模块中各结构之间的连接关系如下：

第一处理器CORE_0连接第一地址子过滤器1；第一地址子过滤器1通过第一通路11连接第五地址子过滤器5，还通过第二通路12连接第三地址子过滤器3；第五地址子过滤器5通过第三通路51连接第一寄存器集合A1，还通过第四通路52连接内存310；

第二处理器CORE_1连接第二地址子过滤器2；第二地址子过滤器2通过第五通路21连接第六地址子过滤器6，还通过第六通路22连接第三地址子过滤器3；第六地址子过滤器6通过第七通路61连接第二寄存器集合Bx，还通过第八通路62连接内存310；

第三处理器CORE_2连接第三地址子过滤器3；第三地址子过滤器3通过第九通路31连接第四寄存器集合Dx，还通过第十通路32连接内存310；

第四处理器CORE_3连接第四地址子过滤器4；第四地址子过滤器4通过第十一通路41连接第三地址子过滤器3，还通过第十二通路42连接第七地址子过滤器7；第七地址子过滤器7通过第十三通路71连接内存310，还通过第十四通路72连接第三寄存器集合Cx；

其中，第一处理器CORE_0～第四处理器CORE_3与各个地址子过滤器连接时，既可以通过直连通路连接，也可以通过总线连接，这里并不限定；

其中，所述第一通路11、第三通路51、第四通路52、第五通路21、第七通路61、第八通路62、第九通路31、第十通路32、第十二通路42、第十三通公路71、第十四通路72可以为直连通路，其他通路可以为总线。通过直连通路传输业务数据，相对于通过总线传输业务数据具有更高的传输效率、更小的延时和更大的带宽。

在实际应用中，可以预先设定不同处理器处理不同的业务，从而使得业务与处理器对应，降低后续地址子过滤器的功能复杂度；例如，对于上述业务A、B、C以及其他业务，可以设定第一处理器CORE_0只处理业务A和其他业务，第二处理器CORE_1只处理业务B和其他业务，第三处理器CORE_2只处理其他业务，第四处理器CORE_3只处理业务C和其他业务；则，

第一处理器CORE_0可以用于：在业务处理中需要使用内存时，从所处理的业务对应的内存地址段中为所述业务的第一业务数据确定内存地址，将所述第一业务数据及其内存地址发送至第一处理器CORE_0对应的第一地址子过滤器1；在业务处理中需要使用寄存器时，从所处理业务对应的寄存器集合中为所述业务的第二业务数据确定寄存器地址，将所述第二业务数据及其寄存器地址发送至第一地址子过滤器1；

其中，所述第一业务数据和第二业务数据只能为业务A或者其他业务的业务数据，第一地址子过滤器1只需要对业务A或者其他业务对应的内存地址和寄存器地址进行过滤；因此，第一地址子过滤器1的第一通路11对应业务A的内存地址段A0和第一寄存器集合Ax，第二通路12对应所述其他业务的内存地址段D0和第四寄存器集合Dx，第一地址子过滤器1具体可以用于：确定第一业务数据的内存地址属于内存地址段A0，将第一业务数据及其内存地址通过第一通路11发送给第五地址子过滤器5，确定第一业务数据的内存地址属于内存地址段D0，将第一业务数据及其内存地址通过第二通路12发送给第三地址子过滤器3；确定第二业务数据的寄存器地址属于寄存器集合Ax，将所述第二业务数据及其寄存器地址通过第一通路11发送给第五地址子过滤器5，确定第二业务数据的寄存器地址属于第四寄存器集合Dx，将第二业务数据及其寄存器地址通过第二通路12发送给第三地址子过滤器3；

第五地址子过滤器5的第三通路51对应业务A的第一寄存器集合Ax，第四通路52对应业务A的内存地址段A0，第五地址子过滤器5具体可以用于：确定第一业务数据的内存地址属于内存地址段A0，将第一业务数据及其内存地址通过第四通路52发送给内存310；确定第二业务数据的寄存器地址属于第一寄存器集合Ax，将所述第二业务数据及其寄存器地址通过第三通路51发送至第一寄存器集合Ax；

第三地址子过滤器3的第九通路31对应所述其他业务的第四寄存器集合Dx，第十通路32对应所述其他业务的内存地址段D0，第三地址子过滤器3具体可以用于：确定第一业务数据的内存地址属于内存地址段D0，将第一业务数据及其内存地址通过第九通路31发送给内存310；确定第二业务数据的寄存器地址属于第四寄存器集合Dx，将所述第二业务数据及其寄存器地址通过第十通路32发送至第四寄存器集合Dx；

内存310，用于根据所述内存地址存储所述第一业务数据；

第一寄存器集合Ax，用于根据所述寄存器地址存储所述第二业务数据；

第四寄存器集合Dx，用于根据所述寄存器地址存储所述第二业务数据。

从而，对于第一处理器CORE_0处理的业务A的业务数据，将按照业务数据的内存地址或者寄存器地址依次通过第一地址子过滤器1和第五地址子过滤器5的地址过滤后发送至内存310或者第一寄存器集合Ax，业务数据的传输通过第一处理器CORE_0和内存或第一寄存器集合Ax之间的直连通路实现，仅需要进行两次地址过滤，不需要使用总线传输，业务数据的传输速度相对较快、延时相对较小、带宽相对较高；对于第一处理器CORE_0处理的所述其他业务的业务数据，将按照业务数据的内存地址或者寄存器地址依次通过第一地址子过滤器1和第三地址子过滤器3的地址过滤后发送至内存310或者第四寄存器集合Dx，业务数据的传输仍然通过传统的总线实现，业务数据的传输速度相对较慢、延时相对较大、带宽相对较小；从而在业务数据传输中按照业务不同划分了业务数据传输的优先级。在实际应用中，所述业务A可以是延时和带宽要求高的业务，而所述其他业务可以是延时和带宽要求低的业务，从而满足不同业务的不同需求。

其他处理器以及其他地址子过滤器的工作原理可以参考上述描述，这里不再赘述。

在本发明实施例中，以业务A、B、C分别独享一条直连通路为例，在实际应用中，业务A、B、C也可以和其他业务一起独享一条直连通路。例如，业务A可以和其他业务共同独享一条直连通路，这时与业务A独享该条直连通路的其他业务的业务数据的传输过程与业务A类似，这里不赘述。

本实施例中，将业务A、B、C的业务数据分别通过直连通路发送至对应的寄存器集合或者内存，将其他业务的业务数据通过总线发送至对应的寄存器集合或者内存，从而使得业务A、B、C的业务数据传输具有低延时、高带宽，其他业务的业务数据传输具有相对高延时和低带宽，实现了处理器访问内存和寄存器时业务的优先级控制，满足不同业务的不同需求；且，本实施例仅在处理器模块中增加地址过滤器，对处理器模块封装得到的处理器芯片的面积和功耗影响小。

参见图4，为本发明实施例处理器模块另一种示例图；其中，m取值为4，n取值为2，p取值为1；具体的，处理器模块400包括：

3层地址子过滤器构成的地址过滤器，分别是第八地址子过滤器8～第十地址子过滤器10；其中，第八地址子过滤器8属于第1层地址子过滤器，第九地址子过滤器9和第十地址子过滤器10属于第2层地址子过滤器，第十地址子过滤器10还属于第3层地址子过滤器；

内存310，内存310中按照业务A和其他业务划分为内存地址段A0和A1；

第四寄存器集合Dx包括定时器（Timer）、看门狗（WDG）以及通用异步收发传输器（UART）。

参见图4，处理器模块中各结构之间的连接关系如下：

第一处理器CORE_0～第四处理器CORE_3均连接第八地址子过滤器8；第八地址子过滤器8通过第十五通路81连接第九地址子过滤器9，还通过第十六通路82连接第十地址子过滤器10；第九地址子过滤器9通过第十七通路91连接内存310，还通过第十八通路92连接第十地址子过滤器10；第十地址子过滤器10通过第十九通路101连接第四寄存器集合Dx，还通过第二十通路102连接内存310。

其中，第十五通路81、第十七通路91可以为直连通路，其他通路可以为总线。

各个处理器与第八地址子过滤器8之间可以通过直连通路或者总线连接。

本实施例中，也可以预先设定不同处理器处理不同的业务，这里并不限定；例如，对于上述业务A以及其他业务，可以设定第一处理器CORE_0处理业务A和其他业务，第二处理器CORE_1～第四处理器CORE_3只处理其他业务等等，以下就以第一处理器CORE_0处理业务A和其他业务，第二处理器CORE_1～第四处理器CORE_3只处理其他业务为例对各个处理器、地址子过滤器、内存、寄存器集合等进行说明：

其中，第一处理器CORE_0～第四处理器CORE_3分别可以用于：在第一业务处理中需要使用内存时，从第一业务对应的内存地址段中为所述第一业务的第一业务数据确定内存地址，将所述第一业务数据及其内存地址发送至第八地址子过滤器8；在第二业务处理中需要使用寄存器时，从第二业务对应的寄存器集合中为所述第二业务的第二业务数据确定寄存器地址，将所述第二业务数据及其寄存器地址发送至第八地址子过滤器8；

第八地址子过滤器8的第十五通路81对应包括内存地址段A0的预设内存地址段，第十六通路82对应第四寄存器集合Dx以及内存中除第一内存地址段之外的其他内存地址段，这时内存地址段D0被第八地址子过滤器8分成两部分，分属于所述预设内存地址段和所述其他内存地址段；第八地址子过滤器8具体可以用于：确定第一业务数据的内存地址属于所述预设内存地址段，将第一业务数据及其内存地址通过第十五通路81发送给第九地址子过滤器9，确定第一业务数据的内存地址属于所述其他内存地址段，将第一业务数据及其内存地址通过第十六通路82发送给第十地址子过滤器10；确定第二业务数据的寄存器地址属于第四寄存器集合Dx，将第二业务数据及其寄存器地址通过第十六通路82发送给第十地址子过滤器10；

第九地址子过滤器9的第十七通路91对应内存地址段A0，第十八通路92对应所述预设内存地址段中除内存地址段A0之外的内存地址段，第九地址子过滤器9具体可以用于：确定第一业务数据的内存地址属于内存地址段A0，将第一业务数据及其内存地址通过第十七通路91发送给内存310；否则，将第一业务数据及其内存地址通过第十七通路91发送给第十地址子过滤器10；

第十地址子过滤器10的第十九通路101对应第四寄存器集合Dx，第二十通路102对应内存地址段D0；第十地址子过滤器10具体可以用于：确定第一业务数据的内存地址属于内存地址段D0，将第一业务数据及其内存地址通过第二十通路102发送给内存310；确定第二业务数据的寄存器地址属于第四寄存器集合Dx，将第二业务数据及其寄存器地址通过第十九通路101发送给第四寄存器集合Dx；

内存310，用于根据所述内存地址存储所述第一业务数据；

在本发明实施例中，以业务A分别独享一条直连通路为例，在实际应用中，业务A可以和其他业务共同独享一条直连通路，这时与业务A独享该条直连通路的其他业务的业务数据的传输过程与业务A类似，这里不赘述。

本实施例中，将业务A的业务数据通过直连通路发送至内存，将其他业务的业务数据通过总线发送至对应的寄存器集合或者内存，从而使得业务A的业务数据传输具有低延时、高带宽，其他业务的业务数据传输具有相对高延时和低带宽，实现了处理器访问内存和寄存器时业务的优先级控制，满足不同业务的不同需求；且，本实施例仅在处理器模块中增加地址过滤器，对处理器模块封装得到的处理器芯片的面积和功耗影响小。

参见图5，为本发明实施例处理器模块另一种示例图；其中，m取值为4，n取值为3，p取值为1；具体的，处理器模块500包括：

2层地址子过滤器构成的地址过滤器，分别是第十一地址子过滤器510和第十二地址子过滤器520；其中，第十一地址子过滤器510属于第1层地址子过滤器，第十二地址子过滤器520属于第2层地址子过滤器；

内存310，内存310中按照业务A、B和其他业务划分为内存地址段A0、B0和D0；

参见图5，处理器模块中各结构之间的连接关系如下：

第一处理器CORE_0～第四处理器CORE_3均连接第十一地址子过滤器510；第十一地址子过滤器通过第二十一通路5101连接内存310，还通过第二十二通路5102连接内存310，还通过第二十三通路5103连接第十二地址子过滤器520；第十二地址子过滤器520通过第二十四通路5201连接第四寄存器集合Dx，通过第二十五通路5202连接内存310。

其中，第二十一通路5101、第二十二通路5102可以为直连通路，其他通路可以为总线。

各个处理器与第十一地址子过滤器510之间可以通过直连通路或者总线连接。

本实施例中，也可以预先设定不同处理器处理不同的业务，这里并不限定；例如，对于上述业务A、B以及其他业务，可以设定第一处理器CORE_0处理业务A、B和其他业务，第二处理器CORE_1～第四处理器CORE_3只处理其他业务等等，这里并不限定。

其中，第一处理器CORE_0～第四处理器CORE_3分别可以用于：在第一业务处理中需要使用内存时，从第一业务对应的内存地址段中为所述第一业务的第一业务数据确定内存地址，将所述第一业务数据及其内存地址发送至第十一地址子过滤器510；在第二业务处理中需要使用寄存器时，从第二业务对应的寄存器集合中为所述第二业务的第二业务数据确定寄存器地址，将所述第二业务数据及其寄存器地址发送至第十一地址子过滤器510；

第十一地址子过滤器510的第二十一通路5101对应内存地址段A0、第二十二通路5102对应内存地址段B0、第二十三通路5103对应内存地址段D0以及第四寄存器集合Dx，第十一地址子过滤器510具体可以用于：确定第一业务数据的内存地址属于内存地址段A0，将第一业务数据及其内存地址通过第二十一通路5101发送给内存310；确定第一业务数据的内存地址属于内存地址段B0，将第一业务数据及其内存地址通过第二十二通路5102发送给内存310；确定第一业务数据的内存地址属于内存地址段D0，将第一业务数据及其内存地址通过第二十三通路5103发送给第十二地址子过滤器520；确定第二业务数据的寄存器地址属于第四寄存器集合Dx，将第二业务数据及其寄存器地址通过第二十三通路5103发送给第十二地址子过滤器520；

第十二地址子过滤器520的第二十四通路5201对应第四寄存器集合Dx，第二十五通路5202对应内存地址段D0，第十二地址子过滤器520具体可以用于：确定第一业务数据的内存地址属于内存地址段D0，将第一业务数据及其内存地址通过第二十五通路5202发送给内存310；确定第二业务数据的寄存器地址属于第四寄存器集合Dx，将第二业务数据及其寄存器地址通过第二十四通路5201发送给内存310；

内存310，用于根据所述内存地址存储所述第一业务数据；

其中，根据业务A、B的业务优先级高低，第二十一通路5101和第二十二通路5102可以通过内存不同优先级的内存端口连接至内存，例如假设业务A的业务优先级高于业务B的业务优先级，则第二十一通路5101所连接的内存端口的优先级可以高于第二十二通路5102所连接的内存端口的优先级。

在本发明实施例中，以业务A、B分别独享一条直连通路为例，在实际应用中，业务A、B也可以和其他业务一起独享一条直连通路。例如，业务A可以和其他业务共同独享一条直连通路，这时与业务A独享该条直连通路的其他业务的业务数据的传输过程与业务A类似，这里不赘述。

本实施例中，将业务A、B的业务数据通过直连通路发送至内存，将其他业务的业务数据通过总线发送至对应的寄存器集合或者内存，从而使得业务A、B的业务数据传输具有低延时、高带宽，其他业务的业务数据传输具有相对高延时和低带宽，实现了处理器访问内存和寄存器时业务的优先级控制，满足不同业务的不同需求；且，本实施例仅在处理器模块中增加地址过滤器，对处理器模块封装得到的处理器芯片的面积和功耗影响小。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

以上所述的本发明实施方式，并不构成对本发明保护范围的限定。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims

1.一种处理器模块，其特征在于，包括：至少一个处理器、内存以及地址过滤器；按照内存地址，所述内存被划分成至少两个内存地址段；其中，

所述内存，用于按照所述内存地址存储所述第一业务数据。

2.根据权利要求1所述的处理器模块，其特征在于，所述地址过滤器包括：至少一层地址子过滤器，每一层地址子过滤器包括至少一个地址子过滤器；其中，

至少一个地址子过滤器与内存连接的通路为总线；

3.根据权利要求1所述的处理器模块，其特征在于，所述处理器模块还包括：至少一个寄存器集合，每一业务对应一个寄存器集合；其中，

4.根据权利要求3所述的处理器模块，其特征在于，所述地址过滤器包括：至少一层地址子过滤器，每一层地址子过滤器包括至少一个地址子过滤器；其中，

5.根据权利要求1至4任一项所述的处理器模块，其特征在于，所述处理器模块还包括：第一通路与内存连接的端口的优先级大于第二通路与内存连接的端口的优先级，其中，第一通路是相对高优先级业务对应的内存地址段所对应的通路，第二通路是相对低优先级业务对应的内存地址段所对应的通路。

6.根据权利要求1至5任一项所述的处理器模块，其特征在于，各个所述处理器与所述地址过滤器分别通过直连通路或者总线连接。

7.一种电子设备，其特征在于，该电子设备包括权利要求1至6任一项所述的处理器模块。