CN103650407A

CN103650407A - 用于检查n中取m码的方法

Info

Publication number: CN103650407A
Application number: CN201280033195.9A
Authority: CN
Inventors: E.贝尔
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 2011-07-05
Filing date: 2012-06-19
Publication date: 2014-03-19
Also published as: US20140230055A1; WO2013004489A1; DE102011078642A1

Abstract

介绍用于检验n中取m码的方法和电路装置。所述方法应用码检查器，所述码检查器被分配至少一个码缩减器（304、306、308），其中利用至少一个码缩减器（304、306、308）一直进行码字宽度的分别一半的缩减，直到存在x（x＝n/2、n/4、n/8…）中取1码或另外的不能进一步以这种方式缩减的码，其中码缩减器（304、306、308）的每级附加地与计数器的不同位连接，其中所述x中取1码或不能进一步缩减的码被检验并且每级的信号对附加地被检验。

Description

用于检查n中取m码的方法

技术领域

本发明涉及用于检查n中取m码的方法以及用于执行所介绍的方法的电路装置，该电路装置也被称为测试器或检查器。

背景技术

在与安全性相关的系统中使用冗余码，在这些系统中在有错误的情况下通过码检查器识别错误并且因此可以避开关键的情况。在此n中取m码也起作用。此外，对于密码应用需要随机发生器，这些随机发生器根据NIST（National Institute of Standards and Technology（国家标准与技术研究所））的建议（对此参见单独的出版物“Recommendation for Random Number Generation Using Deterministic Random Bit Generators”，SP 800-90，2007年3月）应该拥有自测试。对于任意的确定性的随机发生器，自测试的实施可能引起高花费。如果为了实现而应用n中取m码，那么可以简单地通过码检查器实现所建议的自测试。

n中取m码（m-out-of-n Code）在此是具有n位的码字长度的错误检测码，其中每个码字恰好包括1的m个实例。

为了产生n中取m码，可以应用例如具有n中取m编码的掩码发生器。这种掩码发生器的一种可能的结构例如在图1中被示出并且在相应的位置处在这一点上被阐明。

掩码发生器如其他的密码设备和密码算法一样遭受攻击，利用这些攻击可以操纵或读出受保护的数据。在目前通常的加密方法、诸如高级加密标准AES中使用密钥，这些密钥基于具有128位以及更多位的密钥长度本身在使用快速计算技术的情况下通过“试验”（所谓的暴力攻击）不能被确定。因此，攻击者也研究实施的副作用，例如在进行加密操作时电流消耗的时间过程、持续时间或电路的电磁辐射。因为攻击不直接针对功能，所以将这样的攻击称为侧信道攻击。

这些侧信道攻击（side channel attacks SCA）利用设备中的密码系统的物理实施。在此，具有密码功能的控制设备在执行密码算法时被观察，以便找到被观察的数据和秘密密钥的假设之间的相互关系。

已知很多的侧信道攻击，如例如在Mangard、Oswald和Popp以“Power Analysis Attacks（功率分析攻击）”，Springer 2007发表的公开物中所描述的。特别是利用差分功率分析DPA，对AES的秘密密钥的成功的攻击实际上是可行的。

在DPA中，在密码计算期间微处理器的电流消耗被记录并且电流吸收的迹线通过统计方法与假设进行比较。

在已知的使DPA变得困难的方法中，介入到算法本身中。在此，在掩蔽的情况下操作以随机改变的操作数来执行并且结果之后又计算出随机值，这意味着，随机性（Zufall）不对结果产生影响。另一种可能性是所谓的隐匿，在隐匿的情况下尝试通过相应的低-高过渡来补偿高-低过渡。

现代的密码方法、诸如高级加密标准AES如上面已经解释的那样通过密钥的长度和方法的复杂性本身在计算技术的当前状态下被良好地保护以免受所谓的暴力攻击、即所有可能性的试验。潜在攻击者的攻击因此渐增地对准实施。攻击者尝试利用所谓的侧信道攻击通过在处理算法时的电流消耗、通过电磁辐射或处理的与操作数相关的持续时间获得信息，这些信息允许推断出秘密密钥。

用于改进相对这种侧信道攻击的稳健性的可能性在于，在掩码发生器中应用相同地被构建的状态自动机或状态机的装置，状态机在输入侧输入信号被输送给状态自动机或状态机并且这些状态自动机或状态机根据其状态产生输出信号，其中每个状态机始终具有与该装置的另外的状态机不同的状态。在此出发点是，通过分别相同的数量的1和0（并且因此相同的汉明权重）并且通过在分别具有相同的汉明距离的相同的输入信号的情况下这些状态的过渡，电流消耗不依赖于所利用的状态机的相应的状态。

已知的是，通过所谓的错误攻击可以把电路置于本来不是为正常的运行而设置的状态中。这种非正常的运行提供更简单地确定秘密密钥的可能性。因此例如可以通过运行电压的有针对性的改变（尖峰攻击（Spike-Attacke）），通过电磁场或通过辐射、例如阿尔法粒子或激光，导致单独的或所有的状态机的状态到状态（0，0，…，0）的改变。如果利用因此产生的位向量来掩蔽密钥，那么密钥的最初被设置的防止侧信道攻击的保护完全或至少部分地丢失。因此，秘密密钥可更容易地被确定。通过专门的码检查器，特别是在n中取m码的情况下可以很容易地验证，是否一个或多个位（特别是在一个方向上）被伪造。

这样的码检查器例如在A.P. Stroele和S. Tarnick的出版物Programmable Embedded Self-Testing Checkers for All-Unidirectional Error Detecting Codes, Proceedings of the 17^th IEEE VLSI Test Symposium, Dana Point, CA, 1999, 第361到369页中被描述。在这一点上，码检查器被描述，其中码检查器监控系统的输出，以便尽可能快地检测到出现的错误。该检查器由多个全加器和触发器来构建并且具有稳定的结构。在S. Tarnick的另一出版物Design of Embedded Constant Weight Code-Checkers Based on Averaging Operations, Proceedings of the 16^th IEEE On-Line Testing Symposium, Corfu Island, Greece, 2010, 第255-260页中，描述用于相同目的的简化的电路。

文献WO 2006/003023 A2描述用于识别在系统无序码的字中的单向错误的方法和装置。这种装置也包括多个全加器和触发器。包括转换电路和Berger类型码检查器的装置可以利用少量的码字来测试。

在上述的文献中所描述的码检查器被构建，使得其进行自测试。为此利用第一检查器缩小码空间，使得仅还存在码位的一半并且也仅有其中的一半具有值1（n/2中取m/2）。这个过程例如一直被执行，直至存在2中取1码（双轨码）。但是，仅当m＝n/2时这才可行。

这种双轨码最终在进行自测试的双轨码检查器中被检验，如例如在如下文章中所描述的：S Kundu，S.M. Reddy，Embedded Totally Self-Checking Checkers A Practical Design, Design and Test of Computers, 1990, 第7卷，第4期，第5到12页。

发明内容

在这个背景下介绍具有权利要求1的特征的用于检验n中取m码的方法以及根据权利要求10的用于执行这种方法的电路装置。实施方案由从属权利要求和说明书得出。

利用所介绍的方法可以执行上面提到的掩码发生器或签名的自测试。密码结构中的自测试是有利的，因为否则具有不同的输入和输出信号的测试也许向攻击者披露比密码操作本身更多的信息。此外，所描述的方法和所说明的装置能够实现，识别错误攻击以及在这种情况下阻止掩码或签名的输出。错误攻击可能伪造单独的位或者也可能伪造多个位。特别重要的是，可靠地识别所有单向的多重错误，因为否则掩码变得完全无效。此外，也可以识别非单向的多重错误。即使当码检查器在错误注入的时间点通过单个位错误的补偿不能识别错误，也可以在输入信号的进一步处理的过程中出现导致码检查器中的错误识别的状态。

如果所介绍的随后也被称为码检查器的电路装置结合开始时所描述的掩码发生器被应用，那么可以在运行期间或者也可以在掩码生成的最后在有效的掩码输出之前检验，是否出现了错误。如果码不正确，那么阻止掩码的输出并且因此不执行所设置的密码操作。因此攻击者没有机会利用伪造的掩码数据进行操作。然而，与上面所提及的根据现有技术的码检查器相反，可以明显缩减花费，而自测试的性能不丢失。

本发明的其他优点和扩展方案由说明书和附图得出。

易于理解地，上面提到的和下面还要阐明的特征不仅可以以分别所说明的组合而且也可以以其他组合或单独地被应用，而不离开本发明的范围。

附图说明

图1示出掩码发生器的一种实施方式。

图2示出作为16中取8码缩减器的第一级的码缩减器（weight averaging circuit（加权平均电路））。

图3示出用于具有m＝8和n＝16的n中取m码的三级码缩减器。

图4示出双轨码检查器TRC。

图5示出由来自图3的双轨信号形成错误信号。

具体实施方式

本发明借助实施方式在附图中示意性地被示出并且随后参考附图详细地被描述。

图1示意性地示出掩码发生器的一种实施方式，该掩码发生器总体上以附图标记100来表示。这个掩码发生器100用于由输入信号102形成具有128位的位向量。为此电路装置100包括四个装置104、106、108和110，这些装置分别包括十六个变换元件TE_0、TE_1、TE_2、…、TE_15。为了清楚明了起见，在图1中仅分别示出了十六个变换元件TE_0、TE_1、TE_2、…、TE_15中的四个。在该实施方案中掩码发生器100被构造，使得给装置104、106、108和110中的每个装置的每个变换元件TE_0、TE_1、TE_2、…、TE_15输送相同的输入数据或相同的输入信号。重要的是，在每个装置104、106、108、110中所有变换元件TE_0、TE_1、TE_2、…、TE_15以同样的方式与输入信号连接，但是不同的装置104、106、108和110可以相互区分。

变换元件TE_0、TE_1、TE_2、…、TE_15由被输送给其的输入信号102形成当前没有进一步详细说明的输出信号。这些输出信号被组合并且接着获得具有256位的签名S 120。变换元件TE_0、TE_1、TE_2、…、TE_15分别具有状态自动机ZA或状态机，该状态自动机或状态机的状态信息例如以可预先给定的宽度的数字数据字的形式被存储。例如状态机ZA可以具有4位的存储容量，使得总共16个不同的状态是可能的。各个装置104、106、108、110的状态机以同样的方式被构造。以同样的方式表示，每个状态机ZA从相同的输入信号102和相同的初始化状态出发将在随后的处理周期内采用与另一个同样的状态机ZA相同的后续状态。

此外规定，每个状态机ZA始终分别具有与相应装置104、106、108或110的所有其他状态机ZA不同的状态。由此使DPA攻击变得困难，这些DPA攻击根据电流消耗和/或电功率消耗或干扰辐射的分析尝试推断出电路装置100或单独的变换元件TE_0、TE_1、TE_2、…、TE_15的内部处理状态。

有利的是，所设置的变换元件TE_0、TE_1、TE_2、…、TE_15的数量对应于状态机ZA的最大可能的不同的状态的数量，在这种情况下是16个。由此，始终、即在每个处理周期，每个理论上可能的状态存在于正好一个状态机ZA中，使得向外、即相对于进行DPA攻击的可能的攻击者分别仅有所有16个可能的状态的组合是“可见的”。即使在接着的处理周期中，在这个周期中虽然单独的状态机ZA分别根据预先给定的规则改变其状态，也再次总共在16个状态机ZA中的每个中存在16个可能的状态中的正好一个，使得所有16个状态同时再次向外是“可见的”。

这导致，可能的攻击者不能从在电路装置100的通常实现中给定的相应的电磁辐射或也从电路装置100的电功率消耗推断出变换元件TE_0、TE_1、TE_2、…、TE_15中的内部信号处理的状态。在所有组件的理想地对称的设计中电功率消耗始终是恒定的，使得所辐射的电磁场分别在连续的处理周期之间的状态转变时不经历显著的变化。由签名S 120通过方框122中的线性连接产生具有128位的位向量130。该线性连接例如可以是EXOR连接或也可以是EXNOR连接。此外，为了使潜在的攻击者的工作变得困难，不同的变换元件的输出在线性连接之前进行交换。有意义的措施是为此在装置之内状态根据输入数据的循环。

所示出的掩码发生器100利用所谓的非线性的签名形成。因此已知的是，如可以由分别具有q个状态位的p个相同地被构建的状态机构建拥有不依赖于这些状态机的相应的状态的电流消耗的结构。为此必须提供状态机的完备集（COmplete Set of State MAchines COSSMA）。如果p＝2^q，那么这正好存在。如果每个状态机现在有不同的起始状态，那么在p*q个位中必然存在（p*q）/2个1和完全一样多的0。此外，这样的装置的所有这些状态机被配备相同的输入信号。如果这些状态机中的每一个在任意的输入信号的情况下总是有明确的跟随状态和明确的先前状态（Vorgängerzustand），那么m个状态机的状态在每个时间是相互不同的并且因此必然涉及所有可能的状态的完备集。因此在输入数据的处理的每个时间点存在（p*q）中取（p*q）/2码。

在实际的例子中q＝4并且因此p＝2⁴＝16。于是16个状态机总是存在有状态0、1、2、…、15，只是这些状态的位置任意地转变。当p*q＝64时在所有这些状态机的输出端上总是正好存在32个1和32个0。利用码检查器，如上面根据现有技术所述的，可以检验这个64中取32码。但是，这样的码检查器将是很昂贵的，因为在电路中的第一缩减级中针对用于码缩减、即所谓的加权平均电路WAC的加权平均值形成，已经将需要32个全加器单元并且附加地需要2个触发器。于是在第二级中将需要16个全加器和2个触发器等等，直到仅还需要2个全加器和2个触发器。利用62个全加器（大约8个GE）、10个触发器（大约8个GE）和6个双轨检查器（大约4个GE），将可以预计具有大约600个门等效电路（GE）的总花费。如果这要针对具有4*64位的4重结构来执行，那么在并行实现中将总共有大约2400个门的电路花费。

与此相反，根据本发明的实现充分利用，在状态机的相同的位位置中在每个时间点存在一样多的1。由此可以划分检验并且在一个检验步骤中仅分别测试16位。于是在3个另外的检验步骤中测试另外的3×16位。与在根据现有技术所设置的码检查器的情况下不同，如果充分利用总归存在于电路中的计数器并且分别将计数器的1位用到加权平均电路WAC（码缩减器）上例如作为输入x₀，那么完全可以节省加权平均电路中在全加器之前和之后的触发器。为了自测试地实现电路，加权平均电路的进位输入输入端（Carry-in-Eingänge）和双轨检查器必须至少一次采用所有可能的组合。

在图2中示出了这种用于16个输入位d₀…d₁₅的加权平均电路（码缩减器）WAC_16（没有根据现有技术通常的触发器）。该图示说明分别具有4位的16个状态机200，在该图示中再现了这些状态机中的5个。此外，根据图2设置有8个全加器202和1个非门204，为了清楚明了起见只示出了这些全加器中的3个。利用虚线包围地示出了码缩减器（WAC）206。该码缩减器是在图3中被示出的三级码缩减器的一级220，在该三级码缩减器中该级220以附图标记304来标记。

在该电路中16个状态机的MSB被用作输入位。如果16个状态机都具有不同的状态，那么在16个输入位中正好包含8个1（16中取8码）。如在根据现有技术的文献中所示（Stroele，Tarnick），如果输入是16中取8码并且缩减器电路不包含错误，那么在304的8个输出端上正好生成8中取4码。如果不存在错误，那么输入x₀产生具有x₁＝/x₀的输出x₁。因此对于该第一信号对存在2中取1码。为了保证自测试的性能，x₀必须经常转变并且d₀…d₁₅也不应该是恒定的。

以sum_n（n＝0, 1, 2…）来表示全加器的总和位，以cin_n（n＝0, 1, 2…）来表示全加器的进位输入位。cout_n（n＝0, 1, 2…）是进位输出位（全加器202的输出），这些进位输出位作为信号w_n（n＝0, 1, 2…）被传递到下一级中。

在图3中最终示出三级码缩减器。该图示再次示出分别具有4位的状态机300、相应数量的4选1多路复用器302、第一WAC 304（WAC_16）、第二WAC 306（WAC_8）和第三WAC 308（WAC_4）以及计数器310。除了上面所描述的信号对x₀、x₁之外，在其他级上存在信号对x₂、x₃或x₄、x₅，这些信号对在没有错误的情况下也对应于2中取1码。这些信号对与缩减的码一起被检验。上面谈及多级码缩减器。在图3中被示出的装置也可以被称为包括三个码缩减器WAC 304（WAC_16）、WAC 306（WAC_8）和WAC 308（WAC_4）的装置。

在此，通过计数器位e₀和e₁，所有4选1多路复用器302以同样的方式被控制，使得这些4选1多路复用器分别选择状态机300的相同的位置位作为位g_i。因此，根据这2个计数器位的4个状态，分别从所连接的16个状态机300中的一个选择确定的位，该位之后在WAC_16 304中被处理。这些输入应该在没有错误的情况下对应于16中取8码。WAC_16的8个输出端

得出8中取4码并且与WAC_8 306的输入端连接。WAC_8 306类似于WAC_16 304被构建，但是只具有一半多的全加器并且最后的总和位被反相地接通到输出x₃上。之后进一步被设置的WAC_4 308只有两个全加器和两个输出，这些全加器的进位输出被接通到这两个输出上：x₆和x₇。附加的输出x₅是在WAC_4 308中的第二全加器的反相的总和输出。

在没有错误的情况下各个对x₀和x₁、x₂和x₃、x₄和x₅以及x₆和x₇分别提供“双轨码”（或2中取1码），即总是这些对的正好一个信号是1。现在足以测试，是否对于所有这些信号对实现了所述性能。这种检验在所谓的码检查器、例如根据图4的双轨码检查器TRC中进行。

在此，e₂…e₀是事件计数器，该事件计数器随着每个码检查（64中的16位分别在4个阶段中被检验）进一步被计数。

图4示出码检查器400，在这种情况下是双轨检查器TRC。这种TRC400具有第一输入端402和第二输入端404。此外，该图示示出两个复合门电路，这些复合门电路分别两次通过与门元件406连接两个不同的输入端，随后通过或门元件408连接这些与门元件406的两个输出端并且将其反相。与门-或门和反相元件在此可以在复合门电路中被实现，使得这些元件是不可分离的或者也在单独的元件中。

TRC 400由在两个输入端402和404处的两个双轨编码信号形成在输出端412处的双轨输出信号。如果双轨码在输入端402和404的两个输入信号对的情况下没有受损并且TRC 400本身无错误地工作，那么输出端412也被形成为双轨对。

如在图5中所示，图3的x信号在这样的TRC中可以被联合为唯一的双轨对。该图示出第一TRC 500、第二TRC 502、第三TRC 504、同或元件506和异或元件508。

如果双轨检查器504的这两个输出信号相同，那么存在码错误。一旦504的两个输出相同，信号“错误”510就等于1并且“没有错误”512就等于0。在没有错误的情况下510等于0并且512等于1。如果输入信号x₀、x₂和x₄每个都采用任意的组合，那么TRC进行自测试。如果计数器从0逐一计数到7，那么性能通过计数器位e₂…e₀来保证。如果以后只出现所利用的位的所有占用（Belegungen），那么计数器的码是任意的（二进制码、格雷码、余3码，向前或向后计数）。在图5中的同或元件506的输出端510处的信号“错误”或者表示码错误或者表示码检查器自身中的错误。为了识别同或元件506自身中的错误（该同或元件在输出端510处输出错误信号），通过异或元件508（EXOR）冗余地在输出端512处输出信号/错误。

与来自图3的码缩减器或多级码缩减器关联的根据图5的码检查器现在可以在根据图1的掩码发生器中如下被应用：

1. 在COSSMA装置（COSSMA，状态机完备集）、在上面的例子中分别具有4位的16个状态机的各16个码位的输入阶段中立即实现检验。通过在掩码的生成期间的这种并行的检验，可以在每个输入向量（包括奇偶校验位在内）中检验COSSMA装置的64位中的各16位。在四个时钟之后分别检验整个COSSMA装置。如果出现错误，那么中止进一步的掩码生成。这阻止攻击者可以观察到被干扰的电路的通过引入的错误而改变的电流分布（Stromprofil）。然而必须阻止，自测试电路本身给攻击者提供更多的攻击的可能性。这特别是通过以下方式而变得困难，即攻击者必须对COSSMA的初始状态的所有位进行假设。因为输入位以同样的方式对COSSMA装置的所有状态机产生影响，所以对单独的状态位的攻击是没有成功希望的。

2. 在进行的循环之后检验。这种变型方案有如下优点，即单独的状态机平均依赖于COSSMA的初始状态的所有位。此外，这种方法有如下优点，即识别在循环之后才被引入的错误并且于是也还阻止掩码的生成。缺点是，不能识别在输入阶段中被引入的错误并且之后攻击者必要时可以充分利用所改变的电流特性。

3. 1.和2.的组合：不断地针对各16位来监控COSSMA。

所建议的电路需要14个全加器（各8个GE）、3个反相器（各0.5个GE）、16个4：1多路复用器（各7.5个GE）、3个TRC（各4个GE）和2个XOR/XNOR（各2.5个GE）。总数是大约250个GE并且因此明显少于上面所提到的具有600个GE的建议。对于4 COSSMA结构，因此或者需要4×250＝1000个GE，或者在相同的硬件上依次执行用于这种4 COSSMA结构的操作并且附加地需要具有480个GE的64×4：1个多路复用器，即总共大约750个GE。

在根据本发明的方法的概括中，不满足条件m＝n/2的另外的码也是可验证的。

对于m≠n/2的情况，n中取m码可以不通过多个级被回引到如图2中的两位（x₆和x₇）。如果例如m＝4并且n＝16，那么在所示出的方式中仅两级就可以了。于是输出端

形成可以利用通常的码检查器来检验并且提供双轨输出的4中取1码。

如果m＝2并且n＝16，那么可以仅执行根据图2的第一级。在输出端

处的码是同样可以利用通常的码检查器来检验并且提供双轨输出的8中取1码。通常的码检查器的这些双轨输出在根据图4的TRC中利用另外的双轨信号对来检验。

因此在扩展方案中描述用于利用至少一个码检查器来检验n中取m码的电路装置，该电路装置特别适合于执行所介绍的方法，其中至少一个码缩减器或一级或多级的码缩减器被分配给至少一个码检查器，其中该码缩减器的至少一级由多个全加器组成，在第一级中利用n/2个全加器，在第一级中全加器的总和位分别被引导到下一个全加器的进位输入端上并且n/2个全加器的n/2个进位位被输出，并且第一计数器位和最后的全加器的总和位形成第一信号对。

此外可以规定，码检查器的第二级由n/4个全加器组成并且第一级的n/2个输出位与码检查器的第二级的n/4个全加器的操作数输入端连接，其中全加器的总和位分别被接通到下一个全加器的进位输入端上并且n/4个全加器的n/4个进位位被输出，其中第二计数器位被接通到第二级的第一全加器的进位输入端上并且这个第二计数器位与第二级的最后的全加器的被输出的总和位一起形成第二信号对。

此外，可以一直附加码缩减器的另外的级，直到仅还可以输出2个全加器的2个进位位，这2个进位位形成双轨信号对（对于m＝n/2）或者另一个合适的码检查器被连接到所述级之一上（对于m≠n/2）并且或者针对情况m＝n/2的最后的级由所连接的最后的计数器位和第二全加器的总和输出形成最后的信号对或者码检查器检验前一级的码并且输出双轨信号对。

对于信号对（第一、第二、…最后），各一个信号可以被反相并且因此形成修改后的信号对。这些修改后的信号对与双轨信号对一起彼此相互连接地被引导到双轨检查器，使得最后的双轨检查器输出在码和码检查器没有错误的情况下形成2中取1码并且因此可以检验在n中取m码中或在检验电路自身中的错误的信号对。

上述的计数器位可以变化，使得这些计数器位的所有状态在连续的（一个或多个码字的）检验步骤期间被采用并且可以利用不同的计数器位选择不同的码字用于检验。

此外，要检验的n中取m码可以被分为多个子码。这些子码可以依次在相同的码检查器上被检验。码检查器的输入端为此可以在不同的子码之间进行切换。

替代地，这些子码可以同时在不同的码检查器上被检验。

Claims

1.用于利用至少一个码检查器（400）来检验n中取m码的方法，至少一个码缩减器（206、304、306、308）被分配给所述码检查器，其中在所述至少一个码缩减器（206、304、306、308）中一直进行码字宽度的分别一半的缩减，直到存在x（x＝n/2、n/4、n/8…）中取1码或另外的不能进一步以这种方式缩减的码，其中所述至少一个码缩减器（206、304、306、308）中的每个附加地与计数器的不同的位连接，其中所述x中取1码或不能进一步缩减的码被检验并且所述至少一个码缩减器（206、304、306、308）中的每个的信号对附加地被检验。

2.根据权利要求1所述的方法，其中多个码缩减器（206、304、306、308）被分配。

3.根据权利要求1或2所述的方法，其中多次针对不同的子码执行码检验。

4.根据权利要求3所述的方法，其中对于每个子码检验存在不同的计数器状态。

5.根据权利要求3或4所述的方法，其中所述子码依次利用相同的码检查器（400）来检验。

6.根据权利要求3或4所述的方法，其中所述子码利用不同的码检查器（400）来检验。

7.根据权利要求1到6之一所述的方法，其中所述至少一个码缩减器（206、304、306、308）中的至少一个包括多个全加器，其中在第一码缩减器（206、304、306、308）中应用n/2个全加器（202），其中全加器（202）的总和位分别被引导到下一个全加器（202）的进位输入端上并且n/2个全加器（202）的n/2个进位位被输出，其中第一全加器（202）的进位输入端与第一计数器位的输出端连接并且这个信号与最后的全加器（202）的总和输出形成第一信号对。

8.根据权利要求1到7之一所述的方法，其中第二码缩减器（206、304、306、308）包括n/4个全加器并且第一级（220）的n/2个输出位与第二码缩减器（206、304、306、308）的全加器（202）的操作数输入端连接，其中全加器（202）的总和位分别被接通到下一个全加器（202）的进位输入端上并且n/4个全加器（202）的n/4个进位位被输出，其中第二计数器位被接通到第二级（220）的第一全加器（202）的进位输入端上并且这个第二计数器位与第二级（220）的最后的全加器（202）的被输出的总和位一起形成第二信号对。

9.根据权利要求7或8所述的方法，其中对于所述信号对，各一个信号被反相并且因此形成修改后的信号对。

10.用于利用码检查器（400）来检验n中取m码的电路装置，至少一个码缩减器（206、304、306、308）被分配给所述码检查器，其中所述至少一个码缩减器（206、304、306、308）中的至少一个包括多个全加器（202），其中第一码缩减器（206、304、306、308）应用n/2个全加器（202），其中全加器（202）的总和位分别被引导到下一个全加器（202）的进位输入端上并且n/2个全加器的n/2个进位位被输出，其中第一全加器（202）的进位输入端与第一计数器位的输出端连接并且这个信号与最后的全加器（202）的总和输出形成第一信号对。