一种多模信号发生装置及其信号发生方法
技术领域
本发明涉及GSM、WCDMA、TD_SCDMA与TD_LTE移动通信终端校准以及移动通信教学领域,尤其是一种多模信号发生装置及其信号发生方法。
背景技术
随着LTE 产业化的不断深入推进,测试仪器作为产业链的重要组成部分越来越受到业界的关注。目前在LTE、3G 和2G 多种网络共存的情况下,必须保证终端在各种模式网络中的兼容性。为满足终端研发、认证、生产线的需求,特别在生产线上出于对测试成本的考虑,需要同时支持2G/3G/4G多模测试仪表。我国已在终端测试仪表研发上打下坚实基础,支持LTE多模测试仪表研发对完善产业链方面产生重大意义,其中多模信号源作为多模仪表研发中的关键一环,对芯片、终端的研发起到关键性的作用。目前,市场上包括国外仪器在内,同时囊括GSM、WCDMA、TD_SCDMA、TD_LTE标准以及可以加载用户仿真数据的信号发生装置还不存在,因此支持GSM、WCDMA、TD_SCDMA、TD_LTE标准以及可以加载用户仿真数据的信号源的研发和推广,对于仪表产业和移动终端生产行业的竞争与发展也具有重要的意义。
传统的多模信号源通常采用多射频硬件,多系统模拟器比较浪费资源,并且切换复杂带来切换速度慢。此外,往往出现一台多模信号源无法囊括GSM、WCDMA、TD_SCDMA、TD_LTE标准的问题,因此研发一款包含上面四种制式的信号源已经迫在眉睫。对于传统多模信号源即使有上述制式也存在多时钟变换和模式切换需要重新加载的问题,然后对数字中频信号进行数/模转换,并且在不同模式信号切换时,需要对所需制式的系统模拟器进行更新。
发明内容
本发明的首要目的在于提供一种同时支持GSM、WCDMA、TD_SCDMA、 TD_LTE四种模式,可加载用户仿真数据的多模信号发生装置。
为实现上述目的,本发明采用了以下技术方案:一种多模信号发生装置,包括DSP控制器,其输入输出端与FPGA控制器的输入输出端相连,FPGA控制器、第二本振单元LO2的输出端均与第二混频单元的输入端相连,第二混频单元、第一本振单元LO1的输出端均与第一混频单元的输入端相连,第一混频单元的输出端与射频信号调理模块的输入端相连,射频信号调理模块的输出端作为装置输出端,中央处理器CPU的输入输出端分别与FPGA控制器、第二本振单元LO2、第一本振单元LO1的输入输出端相连。
时钟产生装置模块的输出端分别与DSP控制器、FPGA控制器的输入端相连。
所述DSP控制器包括GSM基带产生模块、TD_SCDMA基带产生模块、WCDMA基带产生模块和TD_LTE基带产生模块,所述FPGA控制器包括全数字中频处理模块和与D/A转换模块,GSM基带产生模块、TD_SCDMA基带产生模块、WCDMA基带产生模块、TD_LTE基带产生模块的输入输出端均与全数字中频处理模块的输入输出端相连,全数字中频处理模块的输出端与D/A转换模块的输入端相连,D/A转换模块的输出端与第二混频单元的输入端相连。
所述中央处理器CPU的输出端与用户仿真数据模块的输入端相连,用户仿真数据模块的输出端通过PCI总线与FPGA控制器的输入端相连。
所述中央处理器CPU的输入输出端通过PCI总线分别与FPGA控制器、第二本振单元LO2、第一本振单元LO1的输入输出端相连。
所述时钟产生装置模块包括鉴相器,其输入端分别接10MHZ参考时钟、1/200分频器的输出端,其输出端与第一低通滤波器的输入端相连,第一低通滤波器的输出端与压控振荡器VCO的输入端相连,压控振荡器VCO的输出端与第一功分器的输入端相连,第一功分器的输出端分别与直接数字频率合成器AD9858、1/200分频器的输入端相连,直接数字频率合成器AD9858的输出端与第二低通滤波器的输入端相连,第二低通滤波器的输出端与第二功分器的输入端相连,第二功分器的第一输出端与FPGA控制器的D/A转换模块的时钟输入端相连,第二功分器的第二输出端通过1/5分频器与DSP控制器的时钟输入端相连。
所述GSM基带产生模块、TD_SCDMA基带产生模块、WCDMA基带产生模块、TD_LTE基带产生模块的输入输出端均通过高速串行总线RAPIDIO与全数字中频处理模块的输入输出端相连。
本发明的另一目的在于提供一种多模信号发生装置的信号发生方法,该方法包括下列顺序的步骤:
(1)DSP控制器进行多模基带处理,分别生成GSM基带、TD_SCDMA基带、WCDMA基带、TD_LTE基带数据输出;
(2)在中央处理器CPU的控制下,FPGA控制器对不同模式的基带数据进行并行的数字中频处理,输出模拟中频信号;
(3)模拟中频信号依次经第二、第一本振混频后,再经过射频信号调理模块进行增益和滤波调理生成RF信号输出。
所述多模基带处理方法是指,在多模基带进行并行处理, 对于GSM基带产生模块,GSM系统模拟器通过中央处理器CPU配置的信号源及相关参数配置先进行编码处理,经过GMSK调制并经过实虚分离生成码元速率为270.833Ksps的I/Q数据,在全数字中频处理模块中再进行数字上变频,插值滤波然后合路基带输出;对于WCDMA基带产生模块,首先WCDMA系统模拟器通过中央处理器CPU配置的信号源及相关参数配置先进行编码处理,再根据不同信道进行OVSF正交序列扩频,通过m序列根据上下行信道产生所需的扰码,然后进行物理信道合并、实虚分离生成码元速率为3.84Msps的I/Q数据,然后在全数字中频处理模块中进行数字上变频,插值滤波然最后合路基带输出;对于TD-SCDMA基带产生模块,TD-SCDMA系统模拟器根据中央处理器CPU配置的信号源及相关参数配置先进行编码处理,进过扩频、加扰、根据midamble码表生成midamble码,并选择用户,子帧形成并经过实虚分离后生成码元速率为1.28 Msps I/Q数据,然后在全数字中频处理模块中进行数字上变频、合路进而进行基带输出;对于TD-LTE基带产生模块, TD-LTE系统模拟器也要根据中央处理器CPU配置的信号源及相关参数配置先进行编码处理,再经过加扰、调制、层映射、预编码以及IFFT进行插入CP后生成码元速率30.72Msps的I/Q数据,经过插值滤波进而生成基带数据输出。
所述数字中频处理方法是指,对于GSM基带产生模块产生的270.833Kcps的I/Q数据,进行32倍插值生成8.66Msps数据,经过时钟进行非均匀采样处理和FIR成型滤波器生成7.68Msps数据,再经过3级半带HB插值和5倍CIC生成307.2MspsI/Q数据,然后进行I/Q合路后送入工作时钟为614.4MHz的D/A转换模块,输出153.6M的模拟中频信号;对于WCDMA基带产生模块产生的3.84Mcps的I/Q数据,进行4倍插值,经过时钟采样和FIR成型滤波器生成15.36Msps数据,再经过2级半带HB插值和5倍CIC生成307.2Msps,同样经I/Q合路后送入工作时钟为614.4MHz的D/A转换模块,输出153.6M的模拟中频信号;对于TD-SCDMA基带产生模块产生的1.28Mcps的I/Q数据,进行6倍插值,经过时钟采样和FIR成型滤波器生成7.68Msps数据,再经过3级半带HB插值和5倍CIC生成307.2Msps,经I/Q合路后送入工作时钟为614.4MHz的D/A转换模块,输出153.6M的模拟中频信号;对于TD-LTE基带产生模块产生的30.72Msps的I/Q数据,进行2倍插值,经过时钟采样和FIR成型滤波器生成61.44Msps数据,再经过5倍CIC生成307.2Msps数据,同样I/Q合路后送入工作时钟为614.4MHz的D/A转换模块,输出153.6M的模拟中频信号;用户通过用户仿真数据模块设置插值倍数、半带以及CIC插值倍数。
由上述技术方案可知,在本发明中,不仅不同模式的基带信号处理在DSP控制器中是并行处理,而且不同模式的数字中频处理中也是并行处理,然后固定中频输出,切换时只需要通过中央处理器CPU更新模式选择标志即可。由于基带和中频的模块化设计,并行处理从而避免了传统方式中因切换射频模块、时钟发生模块以及全数字中频处理模块所带来的稳定性差的难题,不同模式切换时间过长的问题,从而实现了不同模式的快速动态调度,提高了系统执行速度,降低了测试出错的风险,提高了多模信号源的稳定性。
附图说明
图1是本发明的电路框图;
图2是图1中时钟产生装置模块的电路框图;
图3是本发明的多模基带处理方法的方法流程示意图;
图4是本发明的数字中频处理方法的方法流程示意图。
具体实施方式
一种多模信号发生装置,包括DSP控制器1,其输入输出端与FPGA控制器2的输入输出端相连,FPGA控制器2、第二本振单元LO2的输出端均与第二混频单元的输入端相连,第二混频单元、第一本振单元LO1的输出端均与第一混频单元的输入端相连,第一混频单元的输出端与射频信号调理模块的输入端相连,射频信号调理模块的输出端作为装置输出端,中央处理器CPU的输入输出端分别与FPGA控制器2、第二本振单元LO2、第一本振单元LO1的输入输出端相连,时钟产生装置模块3的输出端分别与DSP控制器1、FPGA控制器2的输入端相连,如图1所示。时钟产生装置模块3产生614.4MHz 的D/A工作时钟和122.88MHz的DSP控制器1的工作时钟。
如图1所示,所述DSP控制器1包括GSM基带产生模块、TD_SCDMA基带产生模块、WCDMA基带产生模块和TD_LTE基带产生模块,所述FPGA控制器2包括全数字中频处理模块和与D/A转换模块,GSM基带产生模块、TD_SCDMA基带产生模块、WCDMA基带产生模块、TD_LTE基带产生模块的输入输出端均与全数字中频处理模块的输入输出端相连,全数字中频处理模块的输出端与D/A转换模块的输入端相连,D/A转换模块的输出端与第二混频单元的输入端相连。所述中央处理器CPU的输出端与用户仿真数据模块的输入端相连,用户仿真数据模块的输出端通过PCI总线与FPGA控制器2的输入端相连。所述中央处理器CPU的输入输出端通过PCI总线分别与FPGA控制器2、第二本振单元LO2、第一本振单元LO1的输入输出端相连。所述GSM基带产生模块、TD_SCDMA基带产生模块、WCDMA基带产生模块、TD_LTE基带产生模块的输入输出端均通过高速串行总线RAPIDIO与全数字中频处理模块的输入输出端相连。
如图2所示,所述时钟产生装置模块3包括鉴相器,其输入端分别接10MHZ参考时钟、1/200分频器的输出端,其输出端与第一低通滤波器的输入端相连,第一低通滤波器的输出端与2GHz的压控振荡器VCO的输入端相连,压控振荡器VCO的输出端与第一功分器的输入端相连,第一功分器的输出端分别与直接数字频率合成器AD9858、1/200分频器的输入端相连,直接数字频率合成器AD9858内部控制有相位累加器、查找表、DAC,输出614.4MHz的时钟,直接数字频率合成器AD9858的输出端与第二低通滤波器的输入端相连,第二低通滤波器的输出端与第二功分器的输入端相连,第二功分器的第一输出端与FPGA控制器2的D/A转换模块的时钟输入端相连,第二功分器的第二输出端通过1/5分频器与DSP控制器1的时钟输入端相连,经过1/5分频器输出122.88MHz至DSP控制器1。
在工作时,本方法包括下列顺序的步骤:(1)DSP控制器1进行多模基带处理,分别生成GSM基带、TD_SCDMA基带、WCDMA基带、TD_LTE基带数据输出;(2)在中央处理器CPU的控制下,FPGA控制器2对不同模式的基带数据进行并行的数字中频处理,输出模拟中频信号;(3)模拟中频信号依次经第二、第一本振混频后,再经过射频信号调理模块进行增益和滤波调理生成RF信号输出。
如图3所示,所述多模基带处理方法是指,在多模基带进行并行处理, 对于GSM基带产生模块,GSM系统模拟器通过中央处理器CPU配置的信号源及相关参数配置先进行编码处理,经过GMSK调制并经过实虚分离生成码元速率为270.833Ksps的I/Q数据,在全数字中频处理模块中再进行数字上变频,插值滤波然后合路基带输出;对于WCDMA基带产生模块,首先WCDMA系统模拟器通过中央处理器CPU配置的信号源及相关参数配置先进行编码处理,再根据不同信道进行OVSF正交序列扩频,通过m序列根据上下行信道产生所需的扰码,然后进行物理信道合并、实虚分离生成码元速率为3.84Msps的I/Q数据,然后在全数字中频处理模块中进行数字上变频,插值滤波然最后合路基带输出;对于TD-SCDMA基带产生模块,TD-SCDMA系统模拟器根据中央处理器CPU配置的信号源及相关参数配置先进行编码处理,进过扩频、加扰、根据midamble码表生成midamble码,并选择用户,子帧形成并经过实虚分离后生成码元速率为1.28 Msps I/Q数据,然后在全数字中频处理模块中进行数字上变频、合路进而进行基带输出;对于TD-LTE基带产生模块, TD-LTE系统模拟器也要根据中央处理器CPU配置的信号源及相关参数配置先进行编码处理,再经过加扰、调制、层映射、预编码以及IFFT进行插入CP后生成码元速率30.72Msps的I/Q数据,经过插值滤波进而生成基带数据输出。
如图4所示,所述数字中频处理方法是指,对于GSM基带产生模块产生的270.833Kcps的I/Q数据,进行32倍插值生成8.66Msps数据,经过时钟进行非均匀采样处理和FIR成型滤波器生成7.68Msps数据,再经过3级半带HB插值和5倍CIC生成307.2MspsI/Q数据,然后进行I/Q合路后送入工作时钟为614.4MHz的D/A转换模块,输出153.6M的模拟中频信号;对于WCDMA基带产生模块产生的3.84Mcps的I/Q数据,进行4倍插值,经过时钟采样和FIR成型滤波器生成15.36Msps数据,再经过2级半带HB插值和5倍CIC生成307.2Msps,同样经I/Q合路后送入工作时钟为614.4MHz的D/A转换模块,输出153.6M的模拟中频信号;对于TD-SCDMA基带产生模块产生的1.28Mcps的I/Q数据,进行6倍插值,经过时钟采样和FIR成型滤波器生成7.68Msps数据,再经过3级半带HB插值和5倍CIC生成307.2Msps,经I/Q合路后送入工作时钟为614.4MHz的D/A转换模块,输出153.6M的模拟中频信号;对于TD-LTE基带产生模块产生的30.72Msps的I/Q数据,进行2倍插值,经过时钟采样和FIR成型滤波器生成61.44Msps数据,再经过5倍CIC生成307.2Msps数据,同样I/Q合路后送入工作时钟为614.4MHz的D/A转换模块,输出153.6M的模拟中频信号;中央处理器CPU加载用户仿真数据模块,用户通过用户仿真数据模块设置插值倍数、半带以及CIC插值倍数。
综上所述,在本发明中,不仅不同模式的基带信号处理在DSP控制器1中是并行处理,而且不同模式的数字中频处理中也是并行处理,然后固定中频输出,切换时只需要通过中央处理器CPU更新模式选择标志即可。由于基带和中频的模块化设计,并行处理从而避免了传统方式中因切换射频模块、时钟发生模块以及全数字中频处理模块所带来的稳定性差的难题,不同模式切换时间过长的问题,从而实现了不同模式的快速动态调度,提高了系统执行速度,降低了测试出错的风险,提高了多模信号源的稳定性。