CN103578476B - Ambe2000控制系统及控制方法 - Google Patents

Abstract

本发明公开了一种AMBE2000控制系统，包括模/数转换器、AMBE2000编码器、FPGA、AMBE2000解码器、以及数/模转换器；在解码过程中，FPGA通过软件编程实现芯片的数据管脚的复用，配置时接收配置信号，配置结束后接收正常的解码数据（信道码流），从而大大简化了AMBE2000的时序控制；同时，本发明还公开了一种AMBE2000的控制方法，对配置时钟和数据进行处理，判断是否完成配置，从而切换芯片管脚，该方法简单方便。

Description

AMBE2000控制系统及控制方法

技术领域

本发明涉及语音压缩算法技术领域，特别涉及一种AMBE2000控制系统及控制方法。

背景技术

八十年代中期美国林肯实验室提出了多带激励（MBE）语音编码方案。该算法突破了二元激励的局限性，将语音谱按基音谐波频率分成若干个子带，对各个子带的信号判断是浊音还是清音（V/U判决），由此来决定使用哪个激励源产生该子带的合成信号，将各个子带的合成信号相加来产生全带合成语音信号。使用这种方法，在低速率时能够合成出质量比传统声码器好的多的语音。

DVSI公司在原有MBE算法基础上开发出了增强型多带激励语音编码（AdvancedMulti-Band Excited，AMBE）算法，并将其植于AMBE-1000/2000/2020系列芯片中。对于AMBE2000芯片来说，其具有FEC（前向纠错）、VAD（语音激活检测）和DTFM（信号检测）等特点，且其编码速率可在2～9.6kbps内以50bps间隔调节，因而广泛用于语音、卫星通信、短波、微波通信和保密通信等方面。

然而，利用AMBE2000芯片来实现AMBE算法存在时序控制复杂的缺点，因而在一定程度上限制了其推广。

因此，有必要对AMBE2000芯片的时序控制进行简化。

发明内容

本发明的目的在于提供一种AMBE2000控制系统及控制方法，以简化AMBE2000芯片的时序控制。

为解决上述问题，本发明提出一种AMBE2000控制系统，包括模/数转换器、AMBE2000编码器、FPGA、AMBE2000解码器、以及数/模转换器，其中：

模/数转换器，与所述AMBE2000编码器有标准的接口模式，并按照标准电路进行参数配置，所述模/数转换器对输入的模拟信号进行采样，并按照标准的采样率将采样到的模拟信号进行模数转换，形成采样信号；

AMBE2000编码器，接收所述采样信号，并在一编码接口时序的控制下通过AMBE编码算法对接收到的采样信号进行编码，产生编码后的数据和同步信号使能信号；

FPGA，产生所述编码接口时序，并在所述同步信号使能信号的控制下对所述编码后的数据和同步信号使能信号进行转换，形成适合信道传输的均匀的编码数据流；

AMBE2000解码器，通过AMBE解码算法对所述编码数据流进行解码，形成解码数据并输出；

数/模转换器，对所述解码数据进行数模转换，并将转换后的数据输出；所述数/模转换器与所述AMBE2000解码器有标准的接口模式，按照标准电路进行参数配置，并按照标准的采样率进行数模转换；

其中，在解码过程中，所述FPGA对所述AMBE2000解码器的状态进行判断，若所述AMBE2000解码器处于与所述数/模转换器的配置状态，则所述FPGA的数据管脚接收配置信号；若所述AMBE2000解码器与所述数/模转换器配置完成，则所述FPGA的数据管脚接收所述解码数据。

可选的，所述AMBE2000编码器及所述AMBE2000解码器为无帧模式。

可选的，所述模拟信号为声音信号。

可选的，所述FPGA通过软件编程对所述AMBE2000解码器的状态进行判断。

同时，为解决上述问题，本发明还提供一种AMBE2000的控制方法，利用上述的AMBE2000控制系统对AMBE2000进行控制，包括编码步骤及解码步骤，其中，

编码步骤包括：

FPGA根据系统时钟产生AMBE2000编码器和模/数转换器的复位信号，所述AMBE2000编码器和模/数转换器开始工作；

AMBE2000编码器和模/数转换器进行自动配置；

所述AMBE2000编码器和模/数转换器自动配置完成后，所述模/数转换器对输入的模拟信号进行采样，并按照标准的采样率将采样到的模拟信号进行模数转换，形成采样信号；同时FPGA根据系统时钟产生编码接口时序；

AMBE2000编码器接收所述编码接口时序，并根据所述编码接口时序对所述采样信号进行编码，产生编码后的数据和同步信号使能信号；

FPGA将所述编码后的数据和同步信号使能信号进行格式转换，形成均匀的编码数据流；

解码步骤包括：

FPGA根据系统时钟产生AMBE2000解码器和数/模转换器的复位信号，所述AMBE2000解码器和所述数/模转换器开始工作；

所述AMBE2000解码器和所述数/模转换器进行自动配置，所述数/模转换器产生一配置时钟；

所述FPGA根据所述配置时钟判断配置是否结束；

若配置未结束，则继续自动配置；若配置完成，则所述AMBE2000解码器对编码数据流进行解码，形成解码数据并输出，同时产生一通道接收使能信号；

所述FPGA根据所述通道接收使能信号产生一解码发送使能信号；

所述解码数据写入到所述FPGA的FIFO数据缓存器；

所述FPGA根据所述解码发送使能信号将FIFO数据缓存器中的数据读出到所述数/模转换器；

所述数/模转换器对所述FIFO数据缓存器输出的数据进行数模转换并输出。

可选的，在解码步骤中，在所述AMBE2000解码器和所述数/模转换器进行自动配置步骤之前还包括将AMBE2000解码器与所述数/模转换器的配置信号短接的步骤。

可选的，所述将AMBE2000解码器与所述数/模转换器的配置信号短接指的是利用软件编程控制将AMBE2000解码器的发送帧同步信号的管脚CODEC_TX_STRB与数/模转换器的使能信号管脚SDOFS短接，同时将AMBE2000解码器的解码数据的输出管脚CODEC_TX_DATA与数/模转换器的输入管脚SDI短接。

可选的，在所述数/模转换器对所述FIFO数据缓存器输出的数据进行数模转换并输出的步骤后，还包括：

将AMBE2000解码器的发送帧同步信号的管脚和数/模转换器的使能信号管脚的连线断开，将发送帧同步信号的管脚连接解码发送使能信号；

将数/模转换器的数据输入管脚和AMBE2000解码器的解码数据的输出管脚的连线断开，将数/模转换器的数据输入管脚连接FIFO的输出。

与现有技术相比，本发明提供的AMBE2000控制系统包括模/数转换器、AMBE2000编码器、FPGA、AMBE2000解码器、以及数/模转换器；在解码过程中， FPGA通过软件编程实现芯片的数据管脚的复用，配置时接收配置信号，配置结束后接收正常的解码数据（信道码流），从而大大简化了AMBE2000的时序控制；并且本发明提供的AMBE2000的控制方法对配置时钟和数据进行处理，判断是否完成配置，从而切换芯片管脚，该方法简单方便。

附图说明

图1为本发明实施例提供的AMBE2000控制系统结构框图；

图2为本发明实施例提供的AMBE2000的控制方法的编码步骤流程图；

图3为本发明实施例提供的AMBE2000的控制方法的解码步骤流程图。

具体实施方式

以下结合附图和具体实施例对本发明提出的AMBE2000控制系统及控制方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本发明实施例的目的。

本发明的核心思想在于，提供一种AMBE2000控制系统，包括模/数转换器、AMBE2000编码器、FPGA、AMBE2000解码器、以及数/模转换器，在解码过程中， FPGA通过软件编程实现芯片的数据管脚的复用，配置时接收配置信号，配置结束后接收正常的解码数据（信道码流），从而大大简化了AMBE2000的时序控制；同时，还提供一种AMBE2000的控制方法，该方法对配置时钟和数据进行处理，判断是否完成配置，从而切换芯片管脚，该方法简单方便。

请参考图1，图1为本发明实施例提供的AMBE2000控制系统结构框图，如图1所示，本发明实施例提供的AMBE2000控制系统包括模/数转换器101、AMBE2000编码器102、FPGA103、AMBE2000解码器104、以及数/模转换器105，其中：

模/数转换器（A/D）101，与所述AMBE2000编码器102有标准的接口模式，并按照标准电路进行参数配置，所述模/数转换器101对输入的模拟信号进行采样，并按照标准的采样率将采样到的模拟信号进行模数转换，形成采样信号；

AMBE2000编码器102，接收所述采样信号，并在一编码接口时序的控制下通过AMBE编码算法对接收到的采样信号进行编码，产生编码后的数据和同步信号使能信号；

FPGA103，产生所述编码接口时序，并在所述同步信号使能信号的控制下对所述编码后的数据和同步信号使能信号进行转换，形成适合信道传输的均匀的编码数据流；

AMBE2000解码器104，通过AMBE解码算法对所述编码数据流进行解码，形成解码数据并输出；

数/模转换器（D/A）105，对所述解码数据进行数模转换，并将转换后的数据输出；所述数/模转换器105与所述AMBE2000解码器104有标准的接口模式，按照标准电路进行参数配置，并按照标准的采样率进行数模转换；

其中，在解码过程中，所述FPGA103对所述AMBE2000解码器104的状态进行判断，若所述AMBE2000解码器104处于与所述数/模转换器105的配置状态，则所述FPGA103的数据管脚接收配置信号；若所述AMBE2000解码器104与所述数/模转换器105配置完成，则所述FPGA103的数据管脚接收所述解码数据。

进一步地，所述AMBE2000编码器102及所述AMBE2000解码器104为无帧模式（freeframe），从而大大简化了编码部分的逻辑设计，提高了产品的可靠性，易于工程推广。

进一步地，所述模拟信号为声音信号。

进一步地，所述FPGA103通过软件编程对所述AMBE2000解码器104的状态进行判断，解码部分FPGA软件通过内部的开关切换实现芯片的数据管脚的复用，配置时接收配置信号，配置结束后接收正常的信道码流。

请进一步参考图2及图3，其中，图2为本发明实施例提供的AMBE2000的控制方法的编码步骤流程图，图3为本发明实施例提供的AMBE2000的控制方法的解码步骤流程图，结合图2及图2，本发明实施例还提供的AMBE2000的控制方法，包括编码步骤及解码步骤，其中，

编码步骤包括：

FPGA根据系统时钟产生AMBE2000编码器和模/数转换器的复位信号，所述AMBE2000编码器和模/数转换器开始工作；

AMBE2000编码器和模/数转换器进行自动配置；其中，此处的自动配置指自动参数配置；

所述AMBE2000编码器和模/数转换器自动配置完成后，所述模/数转换器对输入的模拟信号进行采样，并按照标准的采样率将采样到的模拟信号进行模数转换，形成采样信号；同时FPGA根据系统时钟产生编码接口时序CHAN_TX_CLK；

AMBE2000编码器接收所述编码接口时序CHAN_TX_CLK，并根据所述编码接口时序CHAN_TX_CLK对所述采样信号进行编码，产生编码后的数据CHAN_TX_DATA和同步信号使能信号CHAN_TX_STRB；

FPGA将所述编码后的数据CHAN_TX_DATA和同步信号使能信号CHAN_TX_STRB进行格式转换，形成均匀的编码数据流；

解码步骤包括：

FPGA根据系统时钟产生AMBE2000解码器和数/模转换器的复位信号，所述AMBE2000解码器和所述数/模转换器开始工作；

所述AMBE2000解码器和所述数/模转换器进行自动配置，所述数/模转换器产生一配置时钟；

所述FPGA根据所述配置时钟判断配置是否结束；

若配置未结束，则继续自动配置；若配置完成，则所述AMBE2000解码器对编码数据流进行解码，形成解码数据并输出，同时产生一通道接收使能信号CHAN_RX_STRB；

所述FPGA根据所述通道接收使能信号CHAN_RX_STRB产生一解码发送使能信号STRB；

所述解码数据写入到所述FPGA的FIFO数据缓存器；

所述FPGA根据所述解码发送使能信号STRB将FIFO数据缓存器中的数据读出到所述数/模转换器；

所述数/模转换器对所述FIFO数据缓存器输出的数据进行数模转换并输出。

进一步地，在解码步骤中，在所述AMBE2000解码器和所述数/模转换器进行自动配置步骤之前还包括将AMBE2000解码器与所述数/模转换器的配置信号短接的步骤。

进一步地，所述将AMBE2000解码器与所述数/模转换器的配置信号短接指的是利用软件编程控制将AMBE2000解码器的发送帧同步信号的管脚CODEC_TX_STRB与数/模转换器的使能信号管脚SDOFS短接，同时将AMBE2000解码器的解码数据的输出管脚CODEC_TX_DATA与数/模转换器的输入管脚SDI短接。

进一步地，在所述数/模转换器对所述FIFO数据缓存器输出的数据进行数模转换并输出的步骤后，还包括：

将AMBE2000解码器的发送帧同步信号的管脚CODEC_TX_STRB和数/模转换器的使能信号管脚SDOFS的连线断开，将发送帧同步信号的管脚CODEC_TX_STRB连接解码发送使能信号STRB；

将数/模转换器的数据输入管脚SDI和AMBE2000解码器的解码数据的输出管脚CODEC_TX_DATA的连线断开，将数/模转换器的数据输入管脚SDI连接FIFO的输出。

综上所述，本发明提供了一种AMBE2000控制系统，包括模/数转换器、AMBE2000编码器、FPGA、AMBE2000解码器、以及数/模转换器；在解码过程中， FPGA通过软件编程实现芯片的数据管脚的复用，配置时接收配置信号，配置结束后接收正常的解码数据（信道码流），从而大大简化了AMBE2000的时序控制；同时，本发明还提供了一种AMBE2000的控制方法，对配置时钟和数据进行处理，判断是否完成配置，从而切换芯片管脚，该方法简单方便。

显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (6)

1.一种AMBE2000控制系统，其特征在于，包括模/数转换器、AMBE2000编码器、FPGA、AMBE2000解码器、以及数/模转换器，其中：

模/数转换器，与所述AMBE2000编码器有标准的接口模式，并按照标准电路进行参数配置，所述模/数转换器对输入的模拟信号进行采样，并按照标准的采样率将采样到的模拟信号进行模数转换，形成采样信号；

AMBE2000编码器，接收所述采样信号，并在一编码接口时序的控制下通过AMBE编码算法对接收到的采样信号进行编码，产生编码后的数据和同步信号使能信号；

FPGA，产生所述编码接口时序，并在所述同步信号使能信号的控制下对所述编码后的数据和同步信号使能信号进行转换，形成适合信道传输的均匀的编码数据流；

AMBE2000解码器，通过AMBE解码算法对所述编码数据流进行解码，形成解码数据并输出；

数/模转换器，对所述解码数据进行数模转换，并将转换后的数据输出；所述数/模转换器与所述AMBE2000解码器有标准的接口模式，按照标准电路进行参数配置，并按照标准的采样率进行数模转换；

其中，在解码过程中，所述FPGA对所述AMBE2000解码器的状态进行判断，若所述AMBE2000解码器处于与所述数/模转换器的配置状态，则所述FPGA的数据管脚接收配置信号；若所述AMBE2000解码器与所述数/模转换器配置完成，则所述FPGA的数据管脚接收所述解码数据;

FPGA根据系统时钟产生AMBE2000编码器和模/数转换器的复位信号，所述AMBE2000编码器和模/数转换器开始工作；AMBE2000编码器和模/数转换器进行自动配置；将AMBE2000解码器与所述数/模转换器的配置信号短接；

所述将AMBE2000解码器与所述数/模转换器的配置信号短接指的是利用软件编程控制将AMBE2000解码器的发送帧同步信号的管脚CODEC_TX_STRB与数/模转换器的使能信号管脚SDOFS短接，同时将AMBE2000解码器的解码数据的输出管脚CODEC_TX_DATA与数/模转换器的输入管脚SDI短接。

2.如权利要求1所述的AMBE2000控制系统，其特征在于，所述AMBE2000编码器及所述AMBE2000解码器为无帧模式。

3.如权利要求1所述的AMBE2000控制系统，其特征在于，所述模拟信号为声音信号。

4.如权利要求1所述的AMBE2000控制系统，其特征在于，所述FPGA通过软件编程对所述AMBE2000解码器的状态进行判断。

5.一种AMBE2000的控制方法，利用如权利要求1至权利要求4中任一项所述的AMBE2000控制系统对AMBE2000进行控制，其特征在于，包括编码步骤及解码步骤，其中，

编码步骤包括：

FPGA根据系统时钟产生AMBE2000编码器和模/数转换器的复位信号，所述AMBE2000编码器和模/数转换器开始工作；

AMBE2000编码器和模/数转换器进行自动配置；

所述AMBE2000编码器和模/数转换器自动配置完成后，所述模/数转换器对输入的模拟信号进行采样，并按照标准的采样率将采样到的模拟信号进行模数转换，形成采样信号；同时FPGA根据系统时钟产生编码接口时序；

AMBE2000编码器接收所述编码接口时序，并根据所述编码接口时序对所述采样信号进行编码，产生编码后的数据和同步信号使能信号；

FPGA将所述编码后的数据和同步信号使能信号进行格式转换，形成均匀的编码数据流；

解码步骤包括：

FPGA根据系统时钟产生AMBE2000解码器和数/模转换器的复位信号，所述AMBE2000解码器和所述数/模转换器开始工作；

所述AMBE2000解码器和所述数/模转换器进行自动配置，所述数/模转换器产生一配置时钟；

所述FPGA根据所述配置时钟判断配置是否结束；

若配置未结束，则继续自动配置；若配置完成，则所述AMBE2000解码器对编码数据流进行解码，形成解码数据并输出，同时产生一通道接收使能信号；

所述FPGA根据所述通道接收使能信号产生一解码发送使能信号；

所述解码数据写入到所述FPGA的FIFO数据缓存器；

所述FPGA根据所述解码发送使能信号将FIFO数据缓存器中的数据读出到所述数/模转换器；

所述数/模转换器对所述FIFO数据缓存器输出的数据进行数模转换并输出。

6.如权利要求5所述的AMBE2000的控制方法，其特征在于，在所述数/模转换器对所述FIFO数据缓存器输出的数据进行数模转换并输出的步骤后，还包括：

将AMBE2000解码器的发送帧同步信号的管脚和数/模转换器的使能信号管脚的连线断开，将发送帧同步信号的管脚连接解码发送使能信号；

将数/模转换器的数据输入管脚和AMBE2000解码器的解码数据的输出管脚的连线断开，将数/模转换器的数据输入管脚连接FIFO的输出。