CN103577239B - 单节点多cpu的加载方法、nc芯片及cpu - Google Patents

Abstract

本发明实施例提供一种单节点多CPU的加载方法、NC芯片及CPU。该方法通过NC芯片接收第一CPU发送的BIOS信息；所述BIOS信息中包含BIOS程序以及链路建立指示；所述NC芯片获取与第二CPU之间的拓扑关系，并根据所述链路建立指示和所述拓扑关系，建立所述NC芯片与所述第二CPU之间的高速互联总线链路；所述NC芯片通过所述高速互联总线链路将所述BIOS程序发送给所述第二CPU，以使所述第二CPU加载所述BIOS程序完成所述第二CPU的初始化。从而提高了单节点的启动时间。

Description

单节点多CPU的加载方法、NC芯片及CPU

技术领域

本发明实施例涉及服务器技术，尤其涉及一种单节点多中央处理器（Central Processing Unit，简称：CPU）的加载方法、节点控制器（NodeController，简称：NC）芯片及CPU。

背景技术

高速缓存一致性非均匀存储访问（Cache Coherence Non-Uniform MemoryAccess，简称：CC-NUMA）系统是目前应用于大规模并行计算机设计中一种重要的系统结构。在CC-NUMA结构中，多个CPU通过高速总线与NC芯片互联，多个CPU之间也通过高速总线互联，构成一个处理节点。

通常，基本输入输出系统（Basic Input Output System，简称：BIOS）程序挂载在主CPU下，在单节点上电启动过程中，主CPU先将BIOS程序加载到内存，并执行BIOS程序完成主CPU的初始化；在完成主CPU的初始化后，主CPU通过高速总线将BIOS程序通过命令发送给相邻CPU，使相邻CPU加载BIOS程序完成初始化，从而完成所有CPU的初始化，节点正常启动。然而，当节点内的CPU较多时，主CPU需要依次启动多个CPU，整个节点的启动时间较长。

发明内容

本发明实施例提供一种单节点多CPU的加载方法、NC芯片及CPU，以提高单节点的启动时间。

第一方面，本发明实施例提供一种单节点多中央处理器CPU的加载方法，包括：

节点控制器NC芯片接收第一CPU发送的基本输入输出系统BIOS信息；所述BIOS信息中包含BIOS程序以及链路建立指示；

所述NC芯片获取与第二CPU之间的拓扑关系，并根据所述链路建立指示和所述拓扑关系，建立所述NC芯片与所述第二CPU之间的高速互联总线链路；

所述NC芯片通过所述高速互联总线链路将所述BIOS程序发送给所述第二CPU，以使所述第二CPU加载所述BIOS程序完成所述第二CPU的初始化。

在第一方面的第一种可能的实现方式中，所述NC芯片获取与第二CPU之间的拓扑关系之前，还包括：

所述NC芯片接收所述第一CPU发送的链路建立请求，并根据所述链路建立请求建立与所述第一CPU之间的高速互联总线链路；

所述NC芯片向所述第一CPU发送链路建立响应；

相应的，所述NC芯片接收第一CPU发送的BIOS信息，包括：

所述NC芯片接收所述第一CPU通过所述高速互联总线链路发送的所述BIOS信息。

结合第一方面或第一方面的第一种可能的实现方式，在第二种可能的实现方式中，所述第二CPU的数量为至少一个。

第二方面，本发明实施例提供一种单节点多中央处理器CPU的加载方法，包括：

第一CPU向节点控制器NC芯片发送链路建立请求，以使所述NC芯片根据所述链路建立请求建立与所述第一CPU之间的高速互联总线链路；

所述第一CPU接收所述NC芯片发送的链路建立响应；

所述第一CPU通过所述高速互联总线链路向所述NC芯片发送基本输入输出系统BIOS信息，所述BIOS信息中包含BIOS程序以及链路建立指示；以使所述NC芯片在建立所述NC芯片与第二CPU之间的高速互联总线链路后，将所述BIOS程序通过所述高速互联总线链路发送给所述第二CPU。

在第二方面的第一种可能的实现方式中，所述第一CPU向所述NC发送链路建立请求之前，还包括：

所述第一CPU加载所述BIOS程序，完成所述第一CPU的初始化。

第三方面，本发明实施例提供一种节点控制器NC芯片，包括：

接收模块，用于接收第一CPU发送的BIOS信息；所述BIOS信息中包含BIOS程序以及链路建立指示；

处理模块，用于获取与第二CPU之间的拓扑关系，并根据所述链路建立指示和所述拓扑关系，建立所述NC芯片与所述第二CPU之间的高速互联总线链路；

发送模块，用于通过所述高速互联总线链路将所述BIOS程序发送给所述第二CPU，以使所述第二CPU加载所述BIOS程序完成所述第二CPU的初始化。

在第三方面的第一种可能的实现方式中，所述接收模块还用于接收所述第一CPU发送的链路建立请求，

所述处理模块还用于根据所述链路建立请求建立与所述第一CPU之间的高速互联总线链路；

所述发送模块还用于向所述第一CPU发送链路建立响应；

所述接收模块具体用于接收所述第一CPU通过所述高速互联总线链路发送的所述BIOS信息。

结合第三方面或第三方面的第一种可能的实现方式，在第二种可能的实现方式中，所述第二CPU的数量为至少一个。

第四方面，本发明实施例提供一种中央处理器CPU，包括：

发送模块，用于向节点控制器NC芯片发送链路建立请求，以使所述NC芯片根据所述链路建立请求建立与所述第一CPU之间的高速互联总线链路；

接收模块，用于接收所述NC芯片发送的链路建立响应；

所述发送模块还用于通过所述高速互联总线链路向所述NC芯片发送BIOS信息，所述BIOS信息中包含BIOS程序以及链路建立指示；以使所述NC芯片在建立所述NC芯片与第二CPU之间的高速互联总线链路后，将所述BIOS程序通过所述高速互联总线链路发送给所述第二CPU。

在第四方面的第一种可能的实现方式中，所述CPU还包括处理模块，用于加载所述BIOS程序，完成所述第一CPU的初始化。

本发明实施例提供的单节点多CPU的加载方法、NC芯片及CPU，通过NC芯片接收第一CPU发送的BIOS信息；所述BIOS信息中包含BIOS程序以及链路建立指示；所述NC芯片获取与第二CPU之间的拓扑关系，并根据所述链路建立指示和所述拓扑关系，建立所述NC芯片与所述第二CPU之间的高速互联总线链路；所述NC芯片通过所述高速互联总线链路将所述BIOS程序发送给所述第二CPU，以使所述第二CPU加载所述BIOS程序完成所述第二CPU的初始化。从而提高了单节点的启动时间。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明单节点多CPU的加载方法实施例一的流程图；

图2为本发明单节点多CPU的加载方法实施例二的流程图；

图3为本发明单节点多CPU的加载方法实施例三的流程图；

图4为本发明单节点多CPU的加载方法的应用场景示意图；

图5为本发明NC芯片实施例一的结构示意图；

图6为本发明CPU实施例一的结构示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图1为本发明单节点多CPU的加载方法实施例一的流程图。如图1所示，本实施例提供的方法具体可以由NC芯片执行，本实施例提供的方法可以包括：

步骤101、NC芯片接收第一CPU发送的BIOS信息；所述BIOS信息中包含BIOS程序以及链路建立指示。

具体的，所述第一CPU可以为主CPU，所述BIOS程序挂载在所述主CPU下，在单节点上电启动时，所述主CPU将所述BIOS程序加载到内存，执行BIOS程序以完成所述主CPU的初始化。在所述主CPU完成初始化后，将包含所述BIOS程序以及所述链路建立指示的BIOS信息发送给所述NC芯片。

步骤102、所述NC芯片获取与第二CPU之间的拓扑关系，并根据所述链路建立指示和所述拓扑关系，建立所述NC芯片与所述第二CPU之间的高速互联总线链路。

本步骤中，所述NC芯片在接收到所述BIOS信息后，获取所述NC芯片与第二CPU之间的拓扑关系，即，NC芯片进行节点CPU的拓扑学习，获知与所述NC芯片通过高速总线互联的CPU信息，并根据所述BIOS中的链路建立指示以及所述拓扑关系，建立所述NC芯片与所述第二CPU之间的高速互联总线链路。

步骤103、所述NC芯片通过所述高速互联总线链路将所述BIOS程序发送给所述第二CPU，以使所述第二CPU加载所述BIOS程序完成所述第二CPU的初始化。

需要说明的是，所述第二CPU的数量为至少一个，则所述NC芯片在通过所述高速互联总线链路向所述第二CPU发送所述BIOS程序时，是同时向至少一个第二CPU发送，也就是说，本实施例中，在所述第一CPU完成初始化后，将包含所述BIOS程序的BIOS信息发送给所述NC芯片，再由所述NC芯片同时将BIOS程序发送给至少一个所述第二CPU，使至少一个所述第二CPU可以同时加载所述BIOS程序完成初始化，而不需要由所述第一CPU依次启动至少一个所述第二CPU，提高了单节点的启动时间。

本实施例的技术方案，通过NC芯片接收第一CPU发送的BIOS信息；所述BIOS信息中包含BIOS程序以及链路建立指示；所述NC芯片获取与第二CPU之间的拓扑关系，并根据所述链路建立指示和所述拓扑关系，建立所述NC芯片与所述第二CPU之间的高速互联总线链路；所述NC芯片通过所述高速互联总线链路将所述BIOS程序发送给所述第二CPU，以使所述第二CPU加载所述BIOS程序完成所述第二CPU的初始化。从而提高了单节点的启动时间。

图2为本发明单节点多CPU的加载方法实施例二的流程图。如图2所示，在上述实施例的基础上，在步骤101之前，本实施例提供的方法还可以包括：

步骤201、所述NC芯片接收所述第一CPU发送的链路建立请求，并根据所述链路建立请求建立与所述第一CPU之间的高速互联总线链路。

步骤202、所述NC芯片向所述第一CPU发送链路建立响应。

实际应用中，所述第一CPU在完成初始化后，需要先与所述NC芯片建立所述高速互联总线链路，再通过所述高速互联总线链路将所述BIOS信息发送给所述NC芯片。

相应的，上述步骤101具体可以为：

步骤203、所述NC芯片接收所述第一CPU通过所述高速互联总线链路发送的所述BIOS信息。

本实施例的技术方案，通过所述NC芯片接收所述第一CPU发送的链路建立请求，并根据所述链路建立请求建立与所述第一CPU之间的高速互联总线链路；所述NC芯片向所述第一CPU发送链路建立响应；所述NC芯片接收所述第一CPU通过所述高速互联总线链路发送的所述BIOS信息；获取与第二CPU之间的拓扑关系，并根据所述链路建立指示和所述拓扑关系，建立所述NC芯片与所述第二CPU之间的高速互联总线链路；所述NC芯片通过所述高速互联总线链路将所述BIOS程序发送给所述第二CPU，以使所述第二CPU加载所述BIOS程序完成所述第二CPU的初始化。从而提高了单节点的启动时间。

图3为本发明单节点多CPU的加载方法实施例三的流程图。如图3所示，本实施例提供的方法具体可以由第一CPU执行，本实施例提供的方法可以包括：

步骤301、第一CPU加载所述BIOS程序，完成所述第一CPU的初始化。

需要说明的是，所述第一CPU可以为主CPU，所述BIOS程序挂载在所述主CPU下，在单节点上电启动时，所述主CPU将所述BIOS程序加载到内存，执行BIOS程序以完成所述主CPU的初始化。

步骤302、所述第一CPU向NC芯片发送链路建立请求，以使所述NC芯片根据所述链路建立请求建立与所述第一CPU之间的高速互联总线链路。

步骤303、所述第一CPU接收所述NC芯片发送的链路建立响应。

步骤304、所述第一CPU通过所述高速互联总线链路向所述NC芯片发送BIOS信息，所述BIOS信息中包含BIOS程序以及链路建立指示；以使所述NC芯片在建立所述NC芯片与第二CPU之间的高速互联总线链路后，将所述BIOS程序通过所述高速互联总线链路发送给所述第二CPU。

本实施例的技术方案，通过第一CPU加载所述BIOS程序，完成所述第一CPU的初始化；所述第一CPU向节点控制器NC芯片发送链路建立请求，以使所述NC芯片根据所述链路建立请求建立与所述第一CPU之间的高速互联总线链路；所述第一CPU接收所述NC芯片发送的链路建立响应；所述第一CPU通过所述高速互联总线链路向所述NC芯片发送BIOS信息，所述BIOS信息中包含BIOS程序以及链路建立指示；以使所述NC芯片在建立所述NC芯片与第二CPU之间的高速互联总线链路后，将所述BIOS程序通过所述高速互联总线链路发送给所述第二CPU；从而提高了单节点的启动时间。

参照图4，假设有n个CPU与NC芯片通过高速总线互联，其中，CPU0为主CPU，BIOS程序挂载在CPU0下，各CPU之间也通过高速总线互联，即图4中的直线，其中，CPU的类型可以为英特尔（Intel）、超威半导体（Advanced Micro Devices，简称：AMD）或ARM（Advanced RISC Machines），本实施例不对此进行限制。

上电启动的时候，CPU0先将BIOS程序加载到内存，执行BIOS程序完成CPU0的初始化，同时NC芯片完成上电配置，开始正常工作；CPU0完成初始化后，向NC芯片发送链路建立请求，以使NC芯片根据链路建立请求建立与CPU0之间的高速互联总线链路；NC芯片向CPU0发送链路建立响应，建立与CPU0之间的高速互联总线链路。

CPU0与NC芯片之间的高速互联总线连理建立完成后，CPU0通过高速互联总线链路将包含BIOS程序及链路建立指示的BIOS信息发送给NC芯片，在图4中用带箭头的弧线表示；NC芯片获取与CPU1～CPUn之间的拓扑关系，并根据链路建立指示和拓扑关系，建立与CPU1～CPUn之间的高速互联总线链路，在NC芯片与CPU1～CPUn之间的高速互联总线链路建立完成后，NC芯片通过高速互联总线链路将BIOS程序同时发送给CPU1～CPUn，以使CPU1～CPUn同时加载BIOS程序完成第二CPU的初始化。

本实施例的技术方案，在CPU0完成初始化后，将包含BIOS程序的BIOS信息发送给NC芯片，再由NC芯片同时将BIOS程序发送给CPU1～CPUn，使CPU1～CPUn可以同时加载BIOS程序完成初始化，而不需要由CPU0依次启动CPU1～CPUn，从而提高了单节点的启动时间。

图5为本发明NC芯片实施例一的结构示意图。如图5所示，本实施例提供的NC芯片10可以包括接收模块11、处理模块12和发送模块13。

其中，接收模块11用于接收第一CPU发送的BIOS信息；所述BIOS信息中包含BIOS程序以及链路建立指示；

处理模块12用于获取与第二CPU之间的拓扑关系，并根据所述链路建立指示和所述拓扑关系，建立所述NC芯片与所述第二CPU之间的高速互联总线链路；

发送模块13用于通过所述高速互联总线链路将所述BIOS程序发送给所述第二CPU，以使所述第二CPU加载所述BIOS程序完成所述第二CPU的初始化。

具体的，所述接收模块11还可以用于接收所述第一CPU发送的链路建立请求，所述处理模块12还可以用于根据所述链路建立请求建立与所述第一CPU之间的高速互联总线链路；所述发送模块13还可以用于向所述第一CPU发送链路建立响应。

需要说明的是，所述第二CPU的数量为至少一个。

进一步的，所述接收模块11具体可以用于接收所述第一CPU通过所述高速互联总线链路发送的所述BIOS信息。

本实施例的NC芯片，可用于执行上述方法实施例的技术方案，其实现原理和技术效果类似，此处不再赘述。

图6为本发明CPU实施例一的结构示意图。如图6所示，本实施例提供的CPU20具体可以包括发送模块21和接收模块22。

其中，发送模块21可以用于向节点控制器NC芯片发送链路建立请求，以使所述NC芯片根据所述链路建立请求建立与所述第一CPU之间的高速互联总线链路；

接收模块22可以用于接收所述NC芯片发送的链路建立响应；

所述发送模块21还可以用于通过所述高速互联总线链路向所述NC芯片发送BIOS信息，所述BIOS信息中包含BIOS程序以及链路建立指示；以使所述NC芯片在建立所述NC芯片与第二CPU之间的高速互联总线链路后，将所述BIOS程序通过所述高速互联总线链路发送给所述第二CPU。

进一步的，所述CPU20还可以包括处理模块，用于加载所述BIOS程序，完成所述第一CPU的初始化。

本实施例的CPU，可用于执行上述方法实施例的技术方案，其实现原理和技术效果类似，此处不再赘述。

在本发明所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。

上述以软件功能单元的形式实现的集成的单元，可以存储在一个计算机可读取存储介质中。上述软件功能单元存储在一个存储介质中，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）或处理器（processor）执行本发明各个实施例所述方法的部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器（Read-Only Memory，ROM）、随机存取存储器（Random Access Memory，RAM）、磁碟或者光盘等各种可以存储程序代码的介质。

本领域技术人员可以清楚地了解到，为描述的方便和简洁，仅以上述各功能模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能模块完成，即将装置的内部结构划分成不同的功能模块，以完成以上描述的全部或者部分功能。上述描述的装置的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种单节点多中央处理器CPU的加载方法，其特征在于，包括：

节点控制器NC芯片接收第一CPU发送的基本输入输出系统BIOS信息；所述BIOS信息中包含BIOS程序以及链路建立指示；

所述NC芯片获取与第二CPU之间的拓扑关系，并根据所述链路建立指示和所述拓扑关系，建立所述NC芯片与所述第二CPU之间的高速互联总线链路；

所述NC芯片通过所述高速互联总线链路将所述BIOS程序发送给所述第二CPU，以使所述第二CPU加载所述BIOS程序完成所述第二CPU的初始化。

2.根据权利要求1所述的方法，其特征在于，所述NC芯片获取与第二CPU之间的拓扑关系之前，还包括：

所述NC芯片接收所述第一CPU发送的链路建立请求，并根据所述链路建立请求建立与所述第一CPU之间的高速互联总线链路；

所述NC芯片向所述第一CPU发送链路建立响应；

相应的，所述NC芯片接收第一CPU发送的BIOS信息，包括：

所述NC芯片接收所述第一CPU通过所述高速互联总线链路发送的所述BIOS信息。

3.根据权利要求1或2所述的方法，其特征在于，所述第二CPU的数量为至少一个。

4.一种单节点多中央处理器CPU的加载方法，其特征在于，包括：

第一CPU向节点控制器NC芯片发送链路建立请求，以使所述NC芯片根据所述链路建立请求建立与所述第一CPU之间的高速互联总线链路；

所述第一CPU接收所述NC芯片发送的链路建立响应；

所述第一CPU通过所述高速互联总线链路向所述NC芯片发送基本输入输出系统BIOS信息，所述BIOS信息中包含BIOS程序以及链路建立指示；以使所述NC芯片在建立所述NC芯片与第二CPU之间的高速互联总线链路后，将所述BIOS程序通过所述高速互联总线链路发送给所述第二CPU。

5.根据权利要求4所述的方法，其特征在于，所述第一CPU向所述NC芯片发送链路建立请求之前，还包括：

所述第一CPU加载所述BIOS程序，完成所述第一CPU的初始化。

6.一种节点控制器NC芯片，其特征在于，包括：

接收模块，用于接收第一CPU发送的BIOS信息；所述BIOS信息中包含BIOS程序以及链路建立指示；

处理模块，用于获取与第二CPU之间的拓扑关系，并根据所述链路建立指示和所述拓扑关系，建立所述NC芯片与所述第二CPU之间的高速互联总线链路；

发送模块，用于通过所述高速互联总线链路将所述BIOS程序发送给所述第二CPU，以使所述第二CPU加载所述BIOS程序完成所述第二CPU的初始化。

7.根据权利要求6所述的NC芯片，其特征在于，所述接收模块还用于接收所述第一CPU发送的链路建立请求，

所述处理模块还用于根据所述链路建立请求建立与所述第一CPU之间的高速互联总线链路；

所述发送模块还用于向所述第一CPU发送链路建立响应；

所述接收模块具体用于接收所述第一CPU通过所述高速互联总线链路发送的所述BIOS信息。

8.根据权利要求6或7所述的NC芯片，其特征在于，所述第二CPU的数量为至少一个。

9.一种中央处理器CPU，其特征在于，包括：

发送模块，用于向节点控制器NC芯片发送链路建立请求，以使所述NC芯片根据所述链路建立请求建立与第一CPU之间的高速互联总线链路；

接收模块，用于接收所述NC芯片发送的链路建立响应；

所述发送模块还用于通过所述高速互联总线链路向所述NC芯片发送BIOS信息，所述BIOS信息中包含BIOS程序以及链路建立指示；以使所述NC芯片在建立所述NC芯片与第二CPU之间的高速互联总线链路后，将所述BIOS程序通过所述高速互联总线链路发送给所述第二CPU。

10.根据权利要求9所述的CPU，其特征在于，还包括处理模块，用于加载所述BIOS程序，完成所述第一CPU的初始化。