CN103558893A

CN103558893A - 一种超低功耗高性能的ldo电路

Info

Publication number: CN103558893A
Application number: CN201310543335.3A
Authority: CN
Inventors: 叶晓伟
Original assignee: Shanghai Zhizun Suyuan Electronic Technology Co Ltd
Current assignee: Shanghai Zhizun Suyuan Electronic Technology Co Ltd
Priority date: 2013-11-06
Filing date: 2013-11-06
Publication date: 2014-02-05

Abstract

本发明公开了一种新型的LDO电路，主要包括参考电流产生电路（A）、第二稳态电路（B）、电流比较电路（C）、PASSMOSS和补偿电路（E）及电压采样加电流转换电路（D）；所述参考电流产生电路（A）分别与第二稳态电路（B）、电流比较电路（C）电连接；所述第二稳态电路（B）与所述电流比较电路（C）电连接；所述电流比较电路（C）分别与电压采样加电流转换电路（D）、PASSMOSS和补偿电路（E）电连接；本发明利用对输出电压进行采样，再通过电压电流转换后，产生反馈电流，和参考电流进行比较，比较结果再反馈控制LDO的大电流输出管。

Description

一种超低功耗高性能的LDO电路

技术领域

本发明涉及一种LDO电路，尤其涉及一种用于便携式的电子设备的超低功耗高性能的LDO电路。

背景技术

在大多数的电路系统都有采用LDO电路，其主要作用是产生稳定的电压输出，给数字电路以及对电源敏感的模拟电路提供电源，从而保证整个系统的稳定工作。因此，这里LDO电路一般要满足宽电源工作范围、稳压输出、大电流驱动能力、静态功耗低等几方面的需求。目前，LDO电路结构在产品应用中多采用带隙基准源加运放的结构，通过运放负反馈实现电压的精确控制。

如图1所示，常见的LDO电路包括带隙基准源BGR、运算放大器A（s）、调试解调器Gm（s）、电阻R1及电阻R2，所述带隙基准源BGR的1脚与电源V_dd电连接；所述带隙基准源BGR的1脚与运算放大器A（s）的3脚相连接；所述运算放大器A（s）的4脚分别与电阻R1、R1的一端相连接；所述运算放大器A（s）的2脚与电源V_dd相连接；所述运算放大器A（s）的1脚与调试解调器Gm（s）的1脚相连接；所述调试解调器Gm（s）的3脚分别与电阻R1的另一端、负载的一端、输出电压源V_out相连接；所述调试解调器Gm（s）的2脚与电源V_dd相连接；所述电阻R2的另一端、负载的另一端分别与地线相连接。

上述电路结构，通过带隙基准源BGR产生抗PVT的精准参考电平，运算放大器A（s）需要根据电阻R1与R2的比例不同随时确定并调整实际的输出电压，实际输出电压的运算一般公式为：V_out = V_ref（1+R1/R2）。

虽然上述电路结构能够实现比较高精度的稳压输出，但是整个电路结构中既包含带隙基准源BGR，又包含有运算放大器A（s），这就必然会导致电路的整体功耗比较高；通常情况下，若带隙基准源BGR功耗在10uA时，经过电路中运算放大器放大后，功耗被放大至几百个微安，这就提高了电路整体的功耗，无法满足对LDO电路实现低功耗的要求；同时，由于电子元器件多，版图的面积通常也会被设计的比较大，在手持式电子产品中，将不能很好的被应用。

基于以上不足，寻找一种结构简单，既能解决高精度问题又能解决低功耗的电路结构成为一种必要，而且还可以应用到宽电源范围内。

发明内容

本发明的目的在于提供一种结构简单、版图占用面积小的LDO电路，能够有效地实现电源高精度输入，降低电路整体功耗的LDO电路。

本发明包括参考电流产生电路、第二稳态电路、电流比较电路、PASS MOSS和补偿电路及电压采样加电流转换电路；所述参考电流产生电路分别与第二稳态电路、电流比较电路电连接；所述第二稳态电路与所述电流比较电路电连接；所述电流比较电路分别与电压采样加电流转换电路、PASS MOSS和补偿电路电连接。

所述参考电流产生电路包括晶体管PMOS3、晶体管PMOS4、晶体管NMOS1、晶体管NMOS2及电阻R4；所述晶体管PMOS3的源极S与接入电压V_DDA电连接；所述晶体管PMOS3的栅极G与晶体管PMOS4的栅极G电连接；所述晶体管PMOS3的漏极D与晶体管NMOS1的漏极D相连接；所述晶体管PMOS3的栅极G与晶体管PMOS3的漏极D相连接，并形成节点Y；所述晶体管PMOS4的源极S与电阻R4的一端电连接；所述电阻R4的另一端与接入电压V_DDA相连接；所述晶体管PMOS4的漏极D与晶体管NMOS2的漏极D相连接，并汇聚于节点Y；所述晶体管NMOS2的栅极G与晶体管NMOS1的栅极G电连接，并汇聚于节点Y；所述晶体管NMOS2的栅极G与晶体管NMOS2的漏极D相连接；所述晶体管NMOS1的源极S、晶体管NMOS2的源极S分别与地线GND相连接；

所述第二稳态电路包括晶体管PM0、晶体管PM1及电容C2；所述晶体管PM0的栅极G与晶体管PMOS4的栅极G电连接，并汇聚于节点Y；所述晶体管PM0的源极S与接入电压V_DDA电连接；所述晶体管PM0的漏极D分别与晶体管PM1的栅极G、电容C1的正极电连接；所述晶体管PM1的源极S与接入电压V_DDA电连接；所述晶体管PM1的漏极D与晶体管NMOS2的漏极D相连接，并形成节点X；所述电容C2的负极与地线GND相连接。

所述第二稳态电路用于防止参考电流产生电路产生的偏置电流进入第二稳态。

所述电流比较电路包括晶体管PMOS5、晶体管PMOS1、晶体管PMOS2、晶体管NMOS3、晶体管NMOS4及晶体管NMOS5；所述晶体管PMOS5的源极S、晶体管PMOS1的源极S、晶体管PMOS2的源极S分别与与接入电压V_DDA电连接；所述晶体管NMOS3的源极S、晶体管NMOS4的源极S、晶体管NMOS5的源极S分别与地线GND电连接；所述晶体管PMOS5的栅极G与晶体管PMOS3的栅极G相连接；所述晶体管PMOS5的漏极D与晶体管NMOS3的漏极D电连接；所述晶体管NMOS3的栅极G分别与晶体管NMOS3的漏极D、晶体管NMOS4的栅极G电连接；所述晶体管NMOS4的漏极D与晶体管PMOS2的漏极D电连接；所述晶体管PMOS2的栅极G与晶体管PMOS1的栅极G电连接；所述晶体管PMOS1的漏极D分别与晶体管PMOS1的栅极G电连接、晶体管NMOS5的漏极D电连接。

所述PASS MOSS和补偿电路包括电容C0及晶体管PMOS6；所述晶体管PMOS6的的栅极G分别与电容C0的负极、晶体管PMOS2的栅极G电连接；所述晶体管PMOS6的漏极D、晶体管PMOS6的源极S、电容C0的正极分别与接与接入电压V_DDA电连接。

所述电压采样加电流转换电路包括晶体管PMOS7、晶体管PMOS8及晶体管NMOS6；所述晶体管PMOS7的源极S分别与输出电压V_OUT、接入电压V_DDA电连接；所述晶体管PMOS7的漏极D分别与晶体管PMOS7的栅极G、晶体管PMOS8的源极S电连接；所述晶体管PMOS8的漏极D分别与晶体管PMOS8的栅极G、晶体管NMOS6的漏极D电连接；所述晶体管NMOS6的栅极G分别与晶体管NMOS6的漏极D、晶体管PMOS5的栅极G电连接；所述晶体管NMOS6的源极S与地线GND相连接。

本发明利用对输出电压进行采样，再通过电压电流转换后，产生反馈电流，和参考电流进行比较，比较结果再反馈控制LDO的大电流输出管；主要采用晶体管PMOS、NMOS串联而成，结构简单，元器件少，在一定程度上节约了版图面积；电路中增加第二稳态电路用于防止参考电流产生电路产生的偏置电流进入第二稳态；并通过比较电流I_COMP与I_REF的大小来判断输出端V_OUT的电压是否处于稳态；实现了电压的稳定输出。

附图说明

图1是现有技术的电路原理图；

图2是本发明的示意框图；

图3是本发明的电路原理图。

具体实施方式

下面结合附图给出的实施例对本发明作进一步描述：

如图2所示，本发明包括参考电流产生电路A、第二稳态电路B、电流比较电路C、PASS MOSS和补偿电路E及电压采样加电流转换电路D；所述参考电流产生电路A分别与第二稳态电路B、电流比较电路电连接C；所述第二稳态电路B与所述电流比较电路C电连接；所述电流比较电路C分别与电压采样加电流转换电路E、PASS MOSS和补偿电路E电连接。

如图3中A部分所示，所述参考电流产生电路包括晶体管PMOS3、晶体管PMOS4、晶体管NMOS1、晶体管NMOS2及电阻R4；所述晶体管PMOS3的源极S与接入电压V_DDA电连接；所述晶体管PMOS3的栅极G与晶体管PMOS4的栅极G电连接；所述晶体管PMOS3的漏极D与晶体管NMOS1的漏极D相连接；所述晶体管PMOS3的栅极G与晶体管PMOS3的漏极D相连接，并形成节点Y；所述晶体管PMOS4的源极S与电阻R4的一端电连接；所述电阻R4的另一端与接入电压V_DDA相连接；所述晶体管PMOS4的漏极D与晶体管NMOS2的漏极D相连接，并汇聚于节点Y；所述晶体管NMOS2的栅极G与晶体管NMOS1的栅极G电连接，并汇聚于节点Y；所述晶体管NMOS2的栅极G与晶体管NMOS2的漏极D相连接；所述晶体管NMOS1的源极S、晶体管NMOS2的源极S分别与地线GND相连接；

优选的，所述晶体管PMOS3与晶体管PMOS4的W/L值设定为不等；在同一电流分别流过晶体管PMOS3、晶体管PMOS时，晶体管PMOS3与晶体管PMOS4两端所产生的电压不同，产生过驱动电压差值；此时，这个电压差值主要集中在电阻上，由于电阻存在一定的阻值，在电压差值经过电阻时进行V-I转换，形成偏置电流，供电路其他模块使用；

优选的，过驱动电压差值通常被设计成很小，一般为几十毫安左右。例如，当电阻R4的取值为100k时，过驱动电压插值为20mV，那么所产生的偏置电流即为0.2uA。

如图3中B部分所示，所述第二稳态电路包括晶体管PM0、晶体管PM1及电容C2；所述晶体管PM0的栅极G与晶体管PMOS4的栅极G电连接，并汇聚于节点Y；所述晶体管PM0的源极S与接入电压V_DDA电连接；所述晶体管PM0的漏极D分别与晶体管PM1的栅极G、电容C1的正极电连接；所述晶体管PM1的源极S与接入电压V_DDA电连接；所述晶体管PM1的漏极D与晶体管NMOS2的漏极D相连接，并形成节点X；所述电容C2的负极与地线GND相连接；

所述第二稳态电路用于防止参考电流产生电路产生的偏置电流进入第二稳态；

所述参考电流产生电路产生的偏置电流通常存在第二稳态，即死态；此时参考电流产生电路中的晶体管PMOS3、晶体管PMOS4、晶体管NMOS1、晶体管NMOS2均处于截至状态，整体电流处于恒定状态，不发生电流的消耗，即不产生偏置电流。电源上电以后，参考电流产生电路处于什么状态是不确定的，有可能是正常状态，也有可能是第二稳态。如果是处于第二稳态，那么第二稳态电路可以把它拉回到正常状态。具体过程是这样的：一开始参考电流产生电路处于零电流状态，电路中节点X为高电平，则晶体管PM0源栅电压为0V，PM0截止工作，PMO的漏极D端因为没有充电电流为地电平，晶体管PM1栅极G端与PM0的漏极D连接，故此时PM1的栅极G端的电压为0；在接入电压V_DDA的作用下，只要源端和栅端的电压差大于PM1的开启电压，使PM1处于工作状态，有电流从电源流过PM1的源端和漏端，开始给节点Y充电，使得节点Y的电压升高，处于高电平，此时参考电流产生电路中晶体管NMOS1、晶体管NMOS2的栅端是和Y相连的，一开始是低电平状态，但现在因为PM1的充电，Y端电压升高，当Y点电压升高到NMOS1和NMOS2的开启电压附近，这两个NMOS也开始导通，这时X点，NMOS就构成了一个对地的放电通路，迫使节点X处的电压下降；随着X点电压的降低，PMOS3和PMOS4的源端和栅端的电压差不断增大，当这个差值超过PMOS管的开启电压时，导通晶体管PMOS3、晶体管PMOS4；使整个电路处于正常工作状态，从而防止第二稳态的长期存在。

如图3中C部分所示，所述电流比较电路包括晶体管PMOS5、晶体管PMOS1、晶体管PMOS2、晶体管NMOS3、晶体管NMOS4及晶体管NMOS5；所述晶体管PMOS5的源极S、晶体管PMOS1的源极S、晶体管PMOS2的源极S分别与与接入电压V_DDA电连接；所述晶体管NMOS3的源极S、晶体管NMOS4的源极S、晶体管NMOS5的源极S分别与地线GND电连接；所述晶体管PMOS5的栅极G与晶体管PMOS3的栅极G相连接；所述晶体管PMOS5的漏极D与晶体管NMOS3的漏极D电连接；所述晶体管NMOS3的栅极G分别与晶体管NMOS3的漏极D、晶体管NMOS4的栅极G电连接；所述晶体管NMOS4的漏极D与晶体管PMOS2的漏极D电连接；所述晶体管PMOS2的栅极G与晶体管PMOS1的栅极G电连接；所述晶体管PMOS1的漏极D分别与晶体管PMOS1的栅极G电连接、晶体管NMOS5的漏极D电连接；

在比较电路两端产生两个电流，即参考电流产生电路产生的偏置电流I_REF、输出电压经过V-I转换后产生的电流I_COMP；所述I_REF是通过过驱动电压与电阻R4的比值得到；所述I_COMP主要是通过晶体管NMOS4、晶体管NMOS5镜像得到的；所述I_COMP流过PMOS1，使PMOS1导通，在V_CONT点产生电压，所述V_CONT产生的电压决定晶体管PMOS2的开启状态；假设I_COMP很大，则V_CONT很小，此时I_REF<I_COMP，晶体管PMOS2充分开启，使A点的电平被充分拉高；反之，I_COMP很小，则V_CONT很大，此时I_REF> I_COMP，晶体管PMOS2就无法充分开启，使A点的电平始终维持在低电平状态。

如图3中E部分所示，所述PASS MOSS和补偿电路包括电容C0及晶体管PMOS6；所述晶体管PMOS6的的栅极G分别与电容C0的负极、晶体管PMOS2的栅极G电连接；所述晶体管PMOS6的漏极D、晶体管PMOS6的源极S、电容C0的正极分别与接与接入电压V_DDA电连接。

所述晶体管PMOS6的电流大小由A电压的大小决定；且管子的宽度大小一般需要根据电流大小的不同而进行选择；以SMIC 0.18为例，若要提供100mA左右电流，则PMOS6的宽度一般要比至500/1以上；电路中增加一个补偿电容C0，以确保电路在小电阻负载的情况下可以稳定的工作。

如图3中D部分所示，所述电压采样加电流转换电路包括晶体管PMOS7、晶体管PMOS8及晶体管NMOS6；所述晶体管PMOS7的源极S分别与输出电压V_OUT、接入电压V_DDA电连接；所述晶体管PMOS7的漏极D分别与晶体管PMOS7的栅极G、晶体管PMOS8的源极S电连接；所述晶体管PMOS8的漏极D分别与晶体管PMOS8的栅极G、晶体管NMOS6的漏极D电连接；所述晶体管NMOS6的栅极G分别与晶体管NMOS6的漏极D、晶体管PMOS5的栅极G电连接；所述晶体管NMOS6的源极S与地线GND相连接。

所述晶体管PMOS7、晶体管PMOS8、晶体管NMOS6接成二极管形式的串联结构，极大地降低了版图面积的占用；且整个电压采样加电流转换电路根据不同的电路设计要求选择不同数量、不同型号的晶体管进行串联，以简单的放式达到既定的稳压值。比如，在中芯国际0.18um工艺环境下，若要实现1.8v的稳定输出，则可以采用2个PMOS管，一个NMOS管串联，正常状态下PMOS管的开启电压为0.4V；而额定电压为3.3V的NMOS管的开启电压为1V；则三者相加就可以得到1.8V的稳压电压值。

工作原理：启动接入电压V_DDA，使参考电流产生电路A中晶体管PMOS3、晶体管PMOS4导通，电路中晶体管PMOS3、晶体管PMOS4设计反向，使其产生大小不同的电压值，从而形成过驱动电压差值U_X，而过驱动电压差值U_X汇集在电阻R4的上，电阻R4存在一定阻值，U_X/R4得出经过电阻的电流值，此电流值即为供电路中其他模块使用的偏置电流；该偏置电流流入电流比较电路的中晶体管PMOS5的源极S，产生I_ERF电流；

起始时，输出电压V_OUT为0，此时电压采样加电流转换电路中晶体管PMOS7、晶体管PMOS8、晶体管NMOS6均处于截至状态；输出支路不产生电流，即此时I_COMP为0；此时在接入电压V_DDA的作用下，晶体管PMOS2截止工作、晶体管PMOS1导通，此时在A点产生低电平；当A点电压高于开启晶体管PMOS6的开启电压使，晶体管PMOS6导通，并开始对输出端充电，使得输出端的电压V_OUT开始上升；当输出端的电压V_OUT未达到晶体管PMOS7、晶体管PMOS8、晶体管NMOS6串联相加后的开启电压前，输出支路一直没有电流，所述A点的电压一直保持为低电平，晶体管PMOS6继续充电；当输出端的电压V_OUT达到晶体管PMOS7、晶体管PMOS8、晶体管NMOS6串联相加后的开启电压时，此时若继续增大输出电压V_OUT，则输出支路的电流随晶体管PMOS7、晶体管PMOS8、晶体管NMOS6的开启增大而变大，所述A点的电压一直保持为低电平，晶体管PMOS6继续充电；晶体管NMOS4、晶体管NMOS5作用产生电流I_COMP；之后使电压采样加电流转换电路不停反复的重复作用；

在比较电路两端，比较电流I_COMP与I_REF的大小；若I_COMP大于I_REF，则A点电压上升，晶体管PMOS6的栅极G端的电压下降，流过晶体管PMOS6的电流变小，输出电压V_OUT降低；若I_COMP小于I_REF,则A点维持低电压，晶体管PMOS6持续供电，输出电压继续增大，直到I_COMP等于I_REF为止，使输出电压V_OUT维持在一个稳定的电压值。

Claims

1.一种超低功耗高性能的LDO电路，包括参考电流产生电路（A）、第二稳态电路（B）、电流比较电路（C）、PASS MOSS和补偿电路（E）及电压采样加电流转换电路（D）；所述参考电流产生电路（A）分别与第二稳态电路（B）、电流比较电路（C）电连接；所述第二稳态电路（B）与所述电流比较电路（C）电连接；所述电流比较电路（C）分别与电压采样加电流转换电路（D）、PASS MOSS和补偿电路（E）电连接。

2.根据权利要求1所述的一种超低功耗高性能的LDO电路，其特征在于：所述参考电流产生电路包括晶体管PMOS3、晶体管PMOS4、晶体管NMOS1、晶体管NMOS2及电阻R4；所述晶体管PMOS3的源极S与接入电压V_DDA电连接；所述晶体管PMOS3的栅极G与晶体管PMOS4的栅极G电连接；所述晶体管PMOS3的漏极D与晶体管NMOS1的漏极D相连接；所述晶体管PMOS3的栅极G与晶体管PMOS3的漏极D相连接，并形成节点Y；所述晶体管PMOS4的源极S与电阻R4的一端电连接；所述电阻R4的另一端与接入电压V_DDA相连接；所述晶体管PMOS4的漏极D与晶体管NMOS2的漏极D相连接，并汇聚于节点Y；所述晶体管NMOS2的栅极G与晶体管NMOS1的栅极G电连接，并汇聚于节点Y；所述晶体管NMOS2的栅极G与晶体管NMOS2的漏极D相连接；所述晶体管NMOS1的源极S、晶体管NMOS2的源极S分别与地线GND相连接。

3.根据权利要求1所述的一种超低功耗高性能的LDO电路，其特征在于：所述第二稳态电路包括晶体管PM0、晶体管PM1及电容C2；所述晶体管PM0的栅极G与晶体管PMOS4的栅极G电连接，并汇聚于节点Y；所述晶体管PM0的源极S与接入电压V_DDA电连接；所述晶体管PM0的漏极D分别与晶体管PM1的栅极G、电容C1的正极电连接；所述晶体管PM1的源极S与接入电压V_DDA电连接；所述晶体管PM1的漏极D与晶体管NMOS2的漏极D相连接，并形成节点X；所述电容C2的负极与地线GND相连接；

4.根据权利要求1所述的一种超低功耗高性能的LDO电路，其特征在于：所述电流比较电路包括晶体管PMOS5、晶体管PMOS1、晶体管PMOS2、晶体管NMOS3、晶体管NMOS4及晶体管NMOS5；所述晶体管PMOS5的源极S、晶体管PMOS1的源极S、晶体管PMOS2的源极S分别与与接入电压V_DDA电连接；所述晶体管NMOS3的源极S、晶体管NMOS4的源极S、晶体管NMOS5的源极S分别与地线GND电连接；所述晶体管PMOS5的栅极G与晶体管PMOS3的栅极G相连接；所述晶体管PMOS5的漏极D与晶体管NMOS3的漏极D电连接；所述晶体管NMOS3的栅极G分别与晶体管NMOS3的漏极D、晶体管NMOS4的栅极G电连接；所述晶体管NMOS4的漏极D与晶体管PMOS2的漏极D电连接；所述晶体管PMOS2的栅极G与晶体管PMOS1的栅极G电连接；所述晶体管PMOS1的漏极D分别与晶体管PMOS1的栅极G电连接、晶体管NMOS5的漏极D电连接。

5.根据权利要求1所述的一种超低功耗高性能的LDO电路，其特征在于：所述PASS MOSS和补偿电路包括电容C0及晶体管PMOS6；所述晶体管PMOS6的的栅极G分别与电容C0的负极、晶体管PMOS2的栅极G电连接；所述晶体管PMOS6的漏极D、晶体管PMOS6的源极S、电容C0的正极分别与接与接入电压V_DDA电连接。

6.根据权利要求1所述的一种超低功耗高性能的LDO电路，其特征在于：所述电压采样加电流转换电路包括晶体管PMOS7、晶体管PMOS8及晶体管NMOS6；所述晶体管PMOS7的源极S分别与输出电压V_OUT、接入电压V_DDA电连接；所述晶体管PMOS7的漏极D分别与晶体管PMOS7的栅极G、晶体管PMOS8的源极S电连接；所述晶体管PMOS8的漏极D分别与晶体管PMOS8的栅极G、晶体管NMOS6的漏极D电连接；所述晶体管NMOS6的栅极G分别与晶体管NMOS6的漏极D、晶体管PMOS5的栅极G电连接；所述晶体管NMOS6的源极S与地线GND相连接。