CN103545925A - 一种基于fpga的ft3接收电路 - Google Patents

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Abstract

本发明公开了一种基于FPGA的FT3接收电路，它包括FPGA处理模块、输入模块、以太网模块和通信控制模块，输入模块将光信号转换成电信号传送至FPGA处理模块，FPGA处理模块生成时间戳，与FT3数据一同发送至通信控制模块，通信控制模块向CPU输出中断触发信号，通知CPU和通信控制模块交互FT3数据，同时根据FT3数据的样本计数器判断产生一个恢复同步采样的秒脉冲通过通信控制模块输出用于分析电子式互感器的比差和角差，并在解码FT3数据时，将时间戳及完整一帧FT3数据通过以太网模块发送出去。本发明能够分析电子式互感器输出的FT3信号的完整性及时间离散度，而且结构简单，实时性好，开发周期短，易于实现。

Description

一种基于FPGA的FT3接收电路
技术领域
本发明涉及一种基于FPGA的FT3接收电路。 
背景技术
数字化变电站采用电子式互感器作为基本的交流信号采集元件，其输出部分与传统的电磁式互感器不同，输出信号不再是模拟信号，而是数字信号，因此，数字化变电站内的保护装置和测控装置不再需要进行采样和模拟转换，而是通过IEC61850国际标准通信协议，保护装置和测控装置可以直接读取电子式互感器输出的数字信号，实现全数字化。 
FT3是IEC60044-8标准中规定的帧格式，它是由国际电工委员会(IEC)制定出的电子式电流互感器标准，IEC60044-8对电子式电流互感器的数字输出作出了统一规范。电子式互感器是智能电网核心过程层设备之一，电子式互感器的精度指标直接影响电力系统的计量、保护、监测以及控制等自动化功能，研究它与变电站自动化系统的接口与通信，对于变电站的数字化有着重要的意义。 
目前，智能电网的发展已经从科研工程试点，走向了行业规范和行业标准的制定，并开始进行广泛工程实践的阶段，现阶段很多电力系统设备都采用支持FT3的光数字信号接入。但是，很多FT3接收设备不能同时接收FT3正反码及多种速率的FT3数据，而且手动操作繁琐，不利于自动化操作；另外，FT3接收设备的接口单一，它把接收到的FT3数据存储到芯片内部，不利于实时监控和保存大量的数据。因此，如何解决以上问题在智能电网测试设备中具有较强的现实意义。 
发明内容
本发明的目的在于提供一种结构简单、解码出的FT3帧数据完整准确、实时性好、开发周期短、开发成本低且易于实现的基于FPGA的FT3接收电路。 
本发明的上述目的通过以下的技术措施来实现：一种基于FPGA的FT3接收电路，其特征在于：它包括FPGA处理模块、输入模块、以太网模块和通信控制模块，所述输入模块、以太网模块和通信控制模块分别与所述FPGA处理模块相连，所述输入模块用于接收电子式互感器输出的FT3数据的光信号并将其转换成电信号传送至FPGA处理模块，所述FPGA处理模块接收FT3信号后生成对应于 每一帧FT3数据接收时间的时间戳，并与FT3数据一同发送至通信控制模块，通信控制模块完成接收后向外部的CPU输出一个中断触发信号，通知CPU和通信控制模块交互FT3数据以供CPU分析之用，同时FPGA处理模块根据FT3数据的样本计数器判断产生一个恢复同步采样的秒脉冲通过通信控制模块输出用于分析电子式互感器的比差和角差，并在解码FT3数据的同时，将时间戳及完整的一帧FT3数据通过以太网模块发送出去。 
本发明既可以实时接收电子式互感器输出的FT3数据，又可以把接收到的FT3数据用于分析电子式互感器的比差、角差等，还可以将电子式互感器输出的FT3接口的数据信号转换成常用的以太网接口的以太帧数据信号，分析该电子式互感器输出的FT3信号的完整性及时间离散度；本发明的结构简单，实时性好，开发周期短，易于实现。 
作为本发明的一种实施方式，所述FPGA处理模块包括自适应模块、时钟模块、MII接口模块、CRC校验模块和FT3解码模块，所述自适应模块的信号输出端与所述FT3解码模块的信号输入端相连，所述时钟模块的时钟频率输出端与自适应模块的时钟频率输入端连接，所述自适应模块接收来自输入模块传送的电信号，根据时钟频率自动识别输入的FT3曼彻斯特码的速率，将正确的速率发送给FT3解码模块，所述FT3解码模块采用相应速率正确解码，将曼彻斯特形式的FT3数据转换成二进制形式的FT3数据，再判断将解码后的FT3数据取反，生成时间戳，和打上时间戳的FT3数据一同分别送到MII接口模块、CRC校验模块和通信控制模块；所述CRC校验模块对打上时间戳的FT3数据进行校验，校验正确的FT3数据发送至通信控制模块；而对于发送至以太网模块的FT3数据，CRC校验模块生成校验码，由MII接口模块将校验码和FT3数据发送至以太网模块。本发明自适应模块能够自动识别输入的FT3曼彻斯特码的速率，可以接收电子式互感器输出的多种不同速率的FT3数据。 
作为本发明的实施方式，所述输入模块由光电转换模块和电压比较器组成，所述光电转换模块的输入端用于与电子式互感器的输出端连接，所述光电转换模块的输出端与电压比较器的输入端相连，所述电压比较器的输出端与自适应模块的输入端相连，所述光电转换模块将FT3光信号转换成电信号输出给电压比较器，由电压比较器向自适应模块输出高、低电平信号。 
本发明所述电压比较器采用快速电压比较器，所述快速电压比较器的带宽大于或者等于20Mbit/s。 
本发明所述的通信控制模块采用SPI接口模式通信。 
与现有技术相比，本发明具有如下显著的效果： 
⑴本发明可以自适应正反码FT3的帧数据、IEC60044-8标准的FT3发送速率和国网规定的速率，因此本发明具有全面和广泛的适用性。 
⑵本发明可以监视电子式互感器发出的FT3帧数据，能够把FT3帧数据转换成通用的易于识别的标准数据，带时标，易于分析和保存数据，具有一定的通用性和多功能性。 
⑶本发明可以恢复同步采样的秒脉冲，用于分析电子式互感器的比差和角差，对电子式互感器进行实时监控。 
⑷本发明全程自动化操作，无需人工干预，留有通用的通信接口，便于和CPU交互数据，也可以实现对FT3数据帧格式转换成易于识别的以太网数据，接口多样化。 
⑸本发明基于FPGA芯片来实现，结构简单，实时性好，开发周期短，使用操作简单方便，易于推广应用，具有很高的实用性。 
附图说明
下面结合附图和具体实施例对本发明作进一步的详细说明。 
图1是本发明的组成结构框图； 
图2是原码（二进制码）和曼彻斯特编码对照示意图； 
图3是FPGA处理模块的串行CRC编码原理图。 
具体实施方式
如图1～3所示，是本发明一种基于FPGA的FT3接收电路，它包括FPGA处理模块、输入模块、以太网模块和通信控制模块，输入模块、以太网模块和通信控制模块分别与FPGA处理模块相连，输入模块用于接收电子式互感器输出的FT3数据的光信号并将其转换成电信号传送至FPGA处理模块，FPGA处理模块接收FT3信号后生成对应于每一帧FT3数据接收时间的时间戳，并与FT3数据一同发送至通信控制模块，通信控制模块完成接收后向外部的CPU输出一个中断触发信号，通知CPU和通信控制模块交互FT3数据以供CPU分析之用，同时FPGA处理模块根据FT3数据的样本计数器判断产生一个恢复同步采样的秒脉冲通过通信控制模块输出用于分析电子式互感器的比差和角差，并在解码FT3数据的同时， 将时间戳及完整的一帧FT3数据通过以太网模块发送出去。 
在本实施例中，输入模块由光电转换模块和电压比较器组成，光电转换模块的输入端用于与电子式互感器的输出端连接，光电转换模块的输出端与电压比较器的输入端相连，电压比较器的输出端与自适应模块的输入端相连，光电转换模块将FT3光信号转换成电信号输出给电压比较器，由电压比较器向自适应模块输出高、低电平信号。电压比较器采用快速电压比较器，快速电压比较器的带宽大于或者等于20Mbit/s。通信控制模块采用SPI接口模式通信。FPGA处理模块采用ACTEL(Microsemi)公司的低功耗、非易失性、上电即运行的Proasic3系列的A3P250；以太网模块采用物理芯片RTL8201和隔离变压器16ST8515结合使用。 
电子式互感器输出的FT3帧数据一般采用曼彻斯特编码，其格式参见图2，曼彻斯特编码的规则是：每个比特的周期T分为前T/2与后T/2两部分，通过前T/2传送该比特的反码，通过后T/2传送该比特的原码。高位表示二进制1，低位表示二进制0，400ns表示一个周期T。首先传输MSB（最高位），并且从低位转移到高位为二进制1，从高位转移到低位为二进制0。 
FPGA处理模块包括自适应模块、时钟模块、MII接口模块、CRC校验模块和FT3解码模块，自适应模块的信号输出端与FT3解码模块的信号输入端相连，时钟模块的时钟频率输出端与自适应模块的时钟频率输入端连接，自适应模块接收来自输入模块传送的电信号，根据时钟频率自动识别输入的FT3曼彻斯特码的速率，将正确的速率发送给FT3解码模块，FT3解码模块采用相应速率正确解码，将曼彻斯特形式的FT3数据转换成二进制形式的FT3数据，再判断将解码后的FT3数据取反，生成时间戳，和打上时间戳的FT3数据一同分别送到MII接口模块、CRC校验模块和通信控制模块；CRC校验模块对打上时间戳的FT3数据进行校验，校验正确的FT3数据发送至通信控制模块；而对于发送至以太网模块的FT3数据，CRC校验模块生成校验码，由MII接口模块将校验码和FT3数据发送至以太网模块。 
时钟模块产生5Mbit/s、10Mbit/s、20Mbit/s等的时钟频率，当有信号输入时，先用其中的一个时钟频率（比如5Mbit/s）去解码，如果在一定时间内，产生的错误超过设定的次数，就换另外一个时钟频率（比如10Mbit/s）去解码，依次类推，就把曼彻斯特码形式的FT3帧数据转换成了二进制形式的FT3帧数据，然后FT3解码模块再根据解码后的FT3帧数据是否在连续多个位的二进制‘1’后是否是帧头字节“0564”来判断是否将输入模块送入的数据取反，如果是，则打上时标，把 该时间记录下来，然后和此后解码完的一帧完整的FT3帧数据发送给MII接口模块。 
参见图3，CRC校验模块根据解码好的新FT3码流，通过FT3的多项式生成校验序列X16＋X13＋X12＋X11＋X10＋X8＋X6＋X5＋X2＋1校验对应的FT3数据的校验码是否正确，如“002c0201000003e803e8014a02ee0000”这16个字节的校验结果为“0xe351”，一帧数据校验正确的，把数据发送到通信控制模块；而对于要发送的以太网数据，则通过CRC32的多项式生成校验序列X32+X26+X23+X22+X16+X12+X11+X10+X8+X7+X5+X4+X2+X+1生成校验码。MII接口模块把接收到的FT3完整的一帧数据，目的地址，源地址，以太网帧类型，以太网帧长度，该FT3帧数据的时标和以太网帧数据的校验码，用MII接口方式发送到以太网模块，然后通过以太网发送模块发送出去。 
当通信控制模块接收完一帧FT3数据的时候，通信控制模块就会输出一个中断触发信号，通知和通信控制模块相连的CPU数据接收完成，可以交互数据了，然后CPU根据该中断，发出通信用的时钟及命令等，然后通信控制模块会根据该命令传输数据，以便CPU分析用。而秒脉冲的产生，则是根据采样点数以及采样计数值来实现的，因为此16比特计数用以检查连续更新的帧数，此计数会在每出现一个新帧时加1，连续运行中一旦溢出，它应以0值重新开始，采用同步脉冲进行同步时，计数应随每一个同步脉冲出现时置零，所以，当一个周波采样80点的时候，一秒钟该采样计数值最大应该为3999，而该采样计数值为3999时，下一个采样计数值必为0，因此，每当出现3999的采样计数值后，在下一帧FT3帧数据开始的时刻，输出高电平，然后可以在小于3999帧的任一帧拉低。 
本发明的实施方式不限于此，根据本发明的上述内容，按照本领域的普通技术知识和惯用手段，在不脱离本发明上述基本技术思想前提下，本发明还可以做出其它多种形式的修改、替换或变更，均落在本发明权利保护范围之内。 

Claims (5)

1.一种基于FPGA的FT3接收电路，其特征在于：它包括FPGA处理模块、输入模块、以太网模块和通信控制模块，所述输入模块、以太网模块和通信控制模块分别与所述FPGA处理模块相连，所述输入模块用于接收电子式互感器输出的FT3数据的光信号并将其转换成电信号传送至FPGA处理模块，所述FPGA处理模块接收FT3信号后生成对应于每一帧FT3数据接收时间的时间戳，并与FT3数据一同发送至通信控制模块，通信控制模块完成接收后向外部的CPU输出一个中断触发信号，通知CPU和通信控制模块交互FT3数据以供CPU分析之用，同时FPGA处理模块根据FT3数据的样本计数器判断产生一个恢复同步采样的秒脉冲通过通信控制模块输出用于分析电子式互感器的比差和角差，并在解码FT3数据的同时，将时间戳及完整的一帧FT3数据通过以太网模块发送出去。
2.根据权利要求1所述的基于FPGA的FT3接收电路，其特征在于：所述FPGA处理模块包括自适应模块、时钟模块、MII接口模块、CRC校验模块和FT3解码模块，所述自适应模块的信号输出端与所述FT3解码模块的信号输入端相连，所述时钟模块的时钟频率输出端与自适应模块的时钟频率输入端连接，所述自适应模块接收来自输入模块传送的电信号，根据时钟频率自动识别输入的FT3曼彻斯特码的速率，将正确的速率发送给FT3解码模块，所述FT3解码模块采用相应速率正确解码，将曼彻斯特形式的FT3数据转换成二进制形式的FT3数据，再判断将解码后的FT3数据取反，生成时间戳，和打上时间戳的FT3数据一同分别送到MII接口模块、CRC校验模块和通信控制模块；所述CRC校验模块对打上时间戳的FT3数据进行校验，校验正确的FT3数据发送至通信控制模块；而对于发送至以太网模块的FT3数据，CRC校验模块生成校验码，由MII接口模块将校验码和FT3数据发送至以太网模块。
3.根据权利要求2所述的基于FPGA的FT3接收电路，其特征在于：所述输入模块由光电转换模块和电压比较器组成，所述光电转换模块的输入端用于与电子式互感器的输出端连接，所述光电转换模块的输出端与电压比较器的输入端相连，所述电压比较器的输出端与自适应模块的输入端相连，所述光电转换模块将FT3光信号转换成电信号输出给电压比较器，由电压比较器向自适应模块输出高、低电平信号。
4.根据权利要求3所述的基于FPGA的FT3接收电路，其特征在于：所述电压比较器采用快速电压比较器，所述快速电压比较器的带宽大于或者等于20Mbit/s。
5.根据权利要求1～4任一项所述的基于FPGA的FT3接收电路，其特征在于：所述通信控制模块采用SPI接口模式通信。
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