CN103516368B - 数字模拟转换器 - Google Patents

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Abstract

一种数字模拟转换器，响应灰阶值的多个数值产生对应的多个电压。数字模拟转换器包括解码装置及运算放大器。解码装置于灰阶值中w个最重要位元（Most Significant Bit，MSB）相同时，提供电平相同的第一至第三输出电压；于w个MSB不相同时，响应于灰阶值中紧邻w个MSB的x个MSB提供第一中间电压及第二中间电压，并选择性地控制第一至第三输出电压为第一及第二中间电压其中之一。运算放大器根据第一至第三输出电压内插得到像素电压，其中w及x之和小于或等于灰阶值的位元数。

Description

数字模拟转换器
技术领域
本发明涉及一种数字模拟转换器，且特别涉及一种可经由内插法（Interpolation）来找出与一数字数值的部分数值范围对应的模拟数值的数字模拟转换器。
背景技术
在科技发展日新月异的现今时代中，液晶显示器已经广泛地应用在电子显示产品上，如电视、电脑屏幕、笔记型电脑、移动电话或个人数字助理等。液晶显示器的数据驱动器（Data Driver）包括模拟数字转换器，用以根据灰阶值（Gray Level）来提供像素电压至液晶显示面板，另外搭配扫描驱动器（Scan Driver）将像素电压扫描至液晶显示面板的各个像素中，以显示出欲显示的图像。
由于像素电压与其对应的灰阶值之间为非线性（Non-Linear）关系，传统数字模拟转换器经由伽玛电压（Gamma Voltage）电阻串来转换灰阶值为像素电压，之后输入液晶显示面板。然而随着对液晶显示器的显示品质要求不断地提升，灰阶值的位元（Bit）数量及伽玛电压电阻串的级数随的巨幅增加。这样一来将使得数字模拟转换器需占用巨幅的电路面积电路，导致其成本随之提高。而传统上采每一个数字码均执行内插（Interpolation）的方式，来减少数字模拟转换器的设计，也具有像素电压误差较高，及液晶显示器显示画面品质较差的缺陷。
发明内容
本发明有关于一种数字模拟转换器及其方法，其可有效地改善传统技术中电路面积大、成本较高及全部数字码内插（Interpolation）导致像素电压误差较高的缺陷，而实质上具有面积较小、成本较低、像素电压误差较低且其应用的液晶显示器的显示画面品质较佳的优点。
根据本发明提出一种数字模拟转换器，响应灰阶值的多个数值产生对应的多个电压，其中灰阶值包括k个位元，k为大于1的自然数。数字模拟转换器包括解码装置及运算放大器。解码装置包括第一至第四解码电路及逻辑运算电路。第一解码电路于灰阶值中w个最重要位元（Most Significant Bit，MSB）等于相同逻辑值时，提供电平相同的第一至第三输出电压。第二解码电路于w个MSB不等于相同逻辑值时，响应于灰阶值中与w个MSB相邻的x个MSB提供第一中间电压。逻辑运算电路根据x个MSB及灰阶值中与x个MSB相邻的y个MSB产生第一至第三逻辑控制信号。第三解码电路于w个MSB不等于相同逻辑值时，响应于x个MSB及第一至第三逻辑控制信号提供第二中间电压。第四解码电路于w个MSB不等于相同逻辑值时，根据y个MSB及灰阶值中与y个MSB相邻的z个MSB选择性地控制第一至第三输出电压为第一及第二中间电压其中之一。运算放大器根据第一至第三输出电压产生像素电压。当w个MSB不等于相同逻辑值时，像素电压的电平介于第一及第二中间电压之间。w、x、y及z为满足条件：
w+x+y+z≤k
的自然数。
为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合所附图式，作详细说明如下：
附图说明
图1示出本发明实施例的数字模拟转换器的方块图。
图2示出应用本发明的数字模拟转换器的数据驱动器的方块图。
图3示出本实施例中灰阶值GS与像素电压PV间的伽玛曲线。
图4A至图4C示出乃图1的解码装置21的详细电路图。
图5A及图5B示出乃图1的解码装置21的真值表。
【主要元件符号说明】
10：数据驱动器
11：数据缓存器
13：线性闩锁器
14：电平移位器
15：输出缓冲器
20：数字模拟转换器
21：解码装置
22：运算放大器
21e：逻辑电路
21a、21b、21c、21d：逻辑电路
21a1、21a2、21a3、21d1、21d2、21d3、21b1至21b8、21c1至21c8：子解码单元
具体实施方式
请参照图1及图2，图1示出本发明实施例的数字模拟转换器的方块图，图2示出应用本发明的数字模拟转换器的数据驱动器的方块图。数字模拟转换器20应用于数据驱动器10中，以根据数据驱动器10中的硬件（诸如数据缓存器11、线性闩锁器13及电平移位器14）处理后的灰阶值（Gray Level）GS，转换得到对应的像素电压PV。之后，像素电压PV经由输出缓冲器15输出至液晶显示面板（未示出）上。
数字模拟转换器20响应灰阶值（Gray Level）GS的多个数值，分别控制输出信号PV对应至多个电压电平，其中灰阶值GS例如包括k个位元DTk-1、DT2、…、DT0，其中k为大于1的自然数。数字模拟转换器20包括解码装置21及运算放大器22。
运算放大器22用以根据输出电压O1、O2及O3来产生像素电压PV，其中像素电压PV的电平介于输出电压O1至O3之间。举例来说，本实施例的运算放大器22经由最近点内插法（Nearest Neighbor Interpolation）来产生像素电压PV，而像素电压PV的电平经由输出电压O1至O3电平分别经由1/2、1/4及1/4的权重相加所得。
解码装置21响应于灰阶值GS提供输出电压O1至O3。在一个例子中，解码装置21将灰阶值GS的数值范围区分为第一组及第二组数值。当灰阶值GS等于第一组数值时，解码装置21提供电平实质上相同的输出电压O1至O3，据此，数字模拟转换器20不具有内插法的运算功效。
当灰阶值GS等于第二组数值时，解码装置21使输出电压O1至O3其中的部分或全部对应至不同电平，据此，数字模拟转换器20可对应地根据输出电压O1至O3，经由内插法运算产生像素电压PV。
这样一来，数字模拟转换器20可弹性地选取灰阶值GS与像素电压PV间的伽玛曲线（Gamma Curve）中较线性（Linear）及较非线性的数值范围，分别以内插法运算及传统电阻分压的方式求得对应的像素电压。据此，相较于传统数字模拟转换器，本实施例的数字模拟转换器20可有效地改善现有技术中数字模拟转换器面积较大、成本较高及像素电压误差较大的缺陷。
请参照图3，其示出本实施例中灰阶值GS与像素电压PV间的伽玛曲线。在一个操作实例中，k等于7，换言之，灰阶值GS包括8个位元DT0、DT1、…、DT7，且其对应至包括28（=256）个数值的数值范围。在这个例子中，伽玛曲线于灰阶值GS介于32至224时较为线性，而于灰阶值小于32及大于224时较为非线性。据此，本实施例的灰阶值GS的第一组数值例如包括数值0至31及数值224至255，灰阶值GS的第二组数值例如包括数值32至223。
接下来，举例来对解码装置21的解码操作进行进一步的说明。在接下来的段落中，灰阶值GS中的k个位元DTk-1至DTk0依据其的次序被划分为4组，其中各自包括w个最高位位元（Most Significant Bit，MSB）DTk-1至DTk-w、x个最高位位元DTk-w-1至DTk-w-x、y个最高位位元DTk-w-x-1至DTk-w-x-y及z个最高位位元DTk-w-x-y-1至DTk-w-x-y-z，其中，w、x、y及z为满足条件：
w+x+y+z≤k
的自然数。解码装置21中不同的子解码单元分别参考前述4组位元来实现出前述解碼操作。
请参照图4A至图4C，其示出乃图1的解码装置21的详细电路图。举例来说，解码装置21包括解码电路21a、21b、21c、21d及逻辑运算电路21e。
解码电路21a
请参照图4A。解码电路21a于灰阶值GS中w个最重要位元（Most Significant Bit，MSB）DTk-1、DTk-2、…、DTk-w均等于相同逻辑值时，提供电平实质上相同的输出电压O1、O2及O3。换言之，当灰阶值GS对应其最大的2K-w个数值及最小的2k-w个数值时，解码装置21提供对应至相同电平的输出电压O1至O3。
以k与w分别等于8及3的例子来说，当灰阶值GS的w（=3）个MSB DTk-1至DTk-w（即是位元DT7至DT5）均对应至逻辑值0时，表示灰阶值GS对应至其最小的32（=2k-w）个数值（即是数值(00000000)2至(00001111)2）。解码电路21a响应于灰阶值GS最小的32个数值，以中间电压D作为输出电压O1至O3输出。其中中间电压D由子解码电路（未示出）所提供，其响应于灰阶值GS最小的32分别提供输出信号PV最低的32个电压电平L0、L1、L2、…、L31。
当灰阶值GS的3个MSB DT7至DT5均对应至逻辑值1时，表示灰阶值GS对应至其最大的32个数值(11110000)2至(11111111)2。解码电路21a响应于灰阶值GS最大的32个数值，以中间电压E作为输出电压O1至O3输出。其中中间电压E由子解码电路（未示出）所提供，其响应于灰阶值GS最大的32分别提供输出信号PV最高的32个电压电平L224、L225、L226…、L255。
据此，经由逻辑电路21a的操作，解码装置21可有效地在灰阶值GS对应至前述第一组数值时，提供对应至相同电平的输出电压O1至O3，使数字模拟转换器20对应地不具有内插法的运算功效。
举例来说，解码电路21a包括子解码单元21a1、21a2及21a3，其中包括受控于MSBDT7至DT5及其MSB的反相信号DN7至DN5的晶体管。如此，子解码单元21a1至21a3以于MSBDT7至DT5均等于数值0或数值1时，分别对应地提供中间电压D或E作为输出电压O1至O3。
解码电路21b
请参照图4B。解码电路21b于w个MSB DTk-1至DTk-w不等于相同逻辑值时，响应于灰阶值GS中与w个MSB相邻的x个MSB DTk-w-1、DTk-w-2、…、DTk-w-x（即是仅次于w个MSB的x个MSB）提供中间电压A。
以k、w及x分别等于8、3及2的例子来说，当灰阶值GS的w（=3）个MSB DT7至DT5（即是DTk-1至DTk-w）不等于相同逻辑值时，解码电路21b响应于灰阶值GS中与MSB DT7至DT5相邻的x（=2）个MSBDTk-w-1至DTk-w-x（即是位元DT4至DT3）来提供中间电压A。因应w个MSB DTk-1至DTk-w可能对应至多种不同的数值组合，解码电路21b包括2w（=8）个子解码单元21b1、21b2、…、21b8来针对3个MSB DT7至DT5的不同数值组合提供解码操作。由于各子解码单元21b1至21b8的操作为实质上接近，接下来，仅以子解码单元21b1的操作为例，来对所有的子解码单元21b1至21b8进行进一步的操作说明。
子解码单元21b1用以于MSB DT7至DT5分别对应至数值0、0及1时，提供中间电压A。当位元DT4及DT3分别对应至数值00、01、10及11时，子解码单元21b1对应地提供电压电平L36、L44、L52及L60做为中间电压A。举例来说，中间电压A的真值表（True Table）可如图5A及图5B所示。
逻辑运算电路21e
请参照图4C。逻辑运算电路21e根据x个MSB DTk-w-1至DTk-w-x及灰阶值GS中与x个MSB DTk-w-1至DTk-w-x相邻的y个MSB DTk-w-x-1、DTk-w-x-2、…、DTk-w-x-y产生逻辑控制信号DTC、DTD及DTB。
以k、w、x及y分别等于8、3、2及1的例子来说，逻辑运算电路21e根据x（=2）个MSBDTk-w-1至DTk-w-x（即是位元DT4至DT3）中的MSB DT3及y个MSB DTk-w-x-1至DTk-w-x-y（即是位元DT2）来进行逻辑运算。举例来说，控制信号DTC、DTD及DTB分别满足下列方程式运算：
DTC=DT2 NOR DT3
DTD=DT2 AND DT3
DTB = DTC ‾ AND DTD ‾
举例来说，控制信号DTC、DTD及DTB的真值表可如图5A及图5B所示。
解码电路21c
请参照图4B。解码电路21c于w个MSB DTk-1至DTk-w不等于相同逻辑值时，响应于x个MSB DTk-1-w-1至DTk-w-x及逻辑控制信号DTC、DTD及DTB提供中间电压B。
以k、w及x分别等于8、3及2的例子来说，当灰阶值GS的w（=3）个MSB DTk-1至DTk-w（即是位元DT7至DT5）不等于相同逻辑值时，解码电路21c响应于灰阶值GS中与MSB DT7至DT5相邻的x（=2）个MSB DTk-w-1至DTk-w-x（即是位元DT4至DT3）与控制信号DTC、DTD及DTB，来提供中间电压B。因应w个MSB DTk-1至DTk-w可能对应至多种不同的数值组合，解码电路21b包括2w（=8）个子解码单元21c1、21c2、…、21c8来针对3个MSB DT7至DT5的不同数值组合提供解码操作。由于各子解码单元21c1至21c8的操作为实质上接近，接下来，仅以子解码单元21c1的操作为例，来对所有的子解码单元21c1至21c8进行进一步的操作说明。
子解码单元21c1用以于位元信号DT7至DT5分别对应至数值0、0及1时，提供中间电压B。其中，若位元DT4等于数值0，子解码单元21c1分别于控制信号DTC、DTB及DTD对应至数值001、010及100时，对应地提供电压电平L32、L40及L48做为中间电压B：若位元DT4等于数值1，子解码单元21c1分别于控制信号DTC、DTB及DTD对应至数值001、010及100时，对应地提供电压电平L48、L56及L52做为中间电压B。举例来说，中间电压B的真值表可如图5A及图5B所示。
解码电路21d
请参照图4A。解码电路21d于w个MSB DTk-1-DTk-w不等于相同逻辑值时，根据灰阶值GS中的y个MSB DTk-w-x-1至DTk-w-x-y及灰阶值GS中与y个MSB DTk-w-x-1至DTk-w-x-y相邻的z个MSBDTk-w-x-y-1、…、DTk-w-x-y-z，择性地控制输出电压O1为中间电压A及B其中之一、选择性地控制输出电压O2为中间电压A及B其中之一、选择性地控制输出电压o3为中间电压A及B其中之一。
以k、w、x、y及z分别等于8、3、2、1及2的例子来说，解码电路21d于MSB DT7至DT5对应至不同数值时，根据灰阶值GS中的y（=1）个MSB DTk-w-x-1至DTk-w-x-y（即是位元DT2）及与位元DT2相邻的z（=2）个MSB DTk-w-x-y-1至DTk-w-x-y-z（即是位元DT1及DT0），择性地控制输出电压O1、O2及O3为中间电压A及B其中之一。
解码电路21d例如包括子解码单元21d1、21d2及21d3，其分别用以决定输出电压O1、O2及O3。当位元DT1及DT2对应至数值10或01时，子解码单元21d1提供中间电压A做为输出电压O1；当位元DT1及DT2对应至数值00或11时，子解码单元21d1提供中间电压B做为输出电压O1。当位元DT2及DT0对应至数值10或01时，子解码单元21d2提供中间电压A做为输出电压O2；当位元DT2及DT0对应至数值00及11时，子解码单元212d2提供中间电压B做为输出电压O2。当位元DT2对应至数值1时，子解码单元21d3提供中间电压A做为输出电压O3；当位元DT2对应至数值0时，子解码单元212d3提供中间电压B做为输出电压O3。举例来说，输出电压O1至O3的真值表可如图5A及图5B所示。
经由前述逻辑电路21e及解码电路21a至21d的操作，解码装置21可对应地实现出图5A及图5B所示的真值表。如此，运算放大器22可对应地根据输出电压O1至O3进行内插运算，并对应地找出灰阶值GS等于数值32至223其中之一时，像素电压PV所对应的电平L32至L223。
在本实施例中，虽仅以灰阶值GS的位元数k等于8，而w、x、y及z分别等于3、2、1及2的情形为例做说明，然而，本实施例的解码装置31并不局限于此。在其他例子中，灰阶值GS也可包括更多或更少的位元数，而其中的w、x、y及Z也可做出其他调整。举例来说，经由调整数值w及k，可决定第一组数值的数值空间大小（包括2k-w个元素）大小。
本实施例的数字模拟转换器经由设置可执行特定逻辑运算的解码单元，来达到弹性地对灰阶值的数值范围进行分组，并分别以实质上不同的运算方法来得到与不同的灰阶值数值分组对应的像素电压。据此，本实施例的数字模拟转换器可有效地解决传统数字模拟转换器面积大、成本高的缺点，而对应地具有面积较小与成本较低的优点。
另外，针对传统经由内插方法来针对全部数字码进行数字模拟转换的技术来说，本实施例的数字模拟转换器可改善此传统技术中容易因对应的伽玛曲线较为非线性而导致像素电压误差较高且应用其的液晶显示器的画面质量较差的缺点，而对应地具有像素电压误差低及应用其的液晶显示器的显示画面质量较佳的优点。
综上所述，虽然本发明已以优选实施例披露如上，然其并非用以限定本发明。本发明的所述领域的普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (9)

1.一种数字模拟转换器，响应一灰阶值的多个数值产生对应的多个电压，其中所述灰阶值包括k个位元，k为大于1的自然数，所述数字模拟转换器包括：
一解码装置，包括：
一第一解码电路，用以当所述灰阶值中w个最重要位元均等于相同逻辑值时，提供电平相同的一第一输出电压、一第二输出电压及一第三输出电压；
一第二解码电路，用以当所述w个最重要位元不等于相同逻辑值时，响应于所述灰阶值中与所述w个最重要位元相邻的x个最重要位元而提供一第一中间电压；
一逻辑运算电路，用以根据所述x个最重要位元及所述灰阶值中与所述x个最重要位元相邻的y个最重要位元而产生一第一逻辑控制信号、一第二逻辑控制信号及一第三逻辑控制信号；
一第三解码电路，用以当所述w个最重要位元不等于相同逻辑值时，响应于所述x个最重要位元及所述第一逻辑控制信号、所述第二逻辑控制信号与所述第三逻辑控制信号而提供一第二中间电压；及
一第四解码电路，用以当所述w个最重要位元不等于相同逻辑值时，根据所述y个最重要位元及所述灰阶值中与所述y个最重要位元相邻的z个最重要位元而选择性地控制所述第一输出电压为所述第一中间电压及所述第二中间电压其中之一、选择性地控制所述第二输出电压为所述第一中间电压及所述第二中间电压其中之一、选择性地控制所述第三输出电压为所述第一中间电压及所述第二中间电压其中之一；以及
一运算放大器，根据所述第一输出电压、所述第二输出电压及所述第三输出电压来产生一像素电压；
其中，当所述w个最重要位元不等于相同逻辑值时，所述像素电压的电平介于所述第一中间电压及所述第二中间电压之间；
其中，w、x、y及z为满足条件：
w+x+y+z≤k的自然数。
2.根据权利要求1所述的数字模拟转换器，其中，所述逻辑运算电路还包括：
一第一运算单元，用以根据所述x个最重要位元中的一第x个最重要位元及所述y个最重要位元中与所述x个最重要位元相邻的一第1个最重要位元的或非门运算结果及与门运算结果分别产生所述第一逻辑控制信号与所述第二逻辑控制信号；及
一第二运算单元，用以根据所述第一逻辑控制信号的反相信号及所述第二逻辑控制信号的反相信号的与门运算结果而产生所述第三逻辑控制信号。
3.根据权利要求1所述的数字模拟转换器，其中，所述第一解码电路还包括：
一第一子解码单元，用以于当所述w个最重要位元均为逻辑0时，提供所述电压中多个电平最低的电压来作为所述第一输出电压，并且当所述w个最重要位元均为逻辑1时，提供所述电压中多个电平最高的电压来作为所述第一输出电压。
4.根据权利要求1所述的数字模拟转换器，其中，所述第一解码电路还包括：
一第二子解码单元，用以当所述w个最重要位元均为逻辑0时，提供所述电压中多个电平最低的电压来作为所述第二输出电压，并且当所述w个最重要位元均为逻辑1时，提供所述电压中多个电平最高的电压来作为所述第二输出电压。
5.根据权利要求1所述的数字模拟转换器，其中，所述第一解码电路还包括：
一第三子解码单元，用以当所述w个最重要位元均为逻辑0时，提供所述电压中多个电平最低的电压来作为所述第三输出电压，并且当所述w个最重要位元均为逻辑1时，提供所述电压中多个电平最高的电压来作为所述第三输出电压。
6.根据权利要求1所述的数字模拟转换器，其中，所述第四解码电路还包括：
一第一子解码单元，用以当所述y个最重要位元中的一第y个最重要位元对应至逻辑值1时，提供所述第一中间电压作为所述第一输出电压，并且当所述第y个最重要位元对应至逻辑值0时，提供所述第二中间电压作为所述第一输出电压。
7.根据权利要求1所述的数字模拟转换器，其中，所述第四解码电路还包括：
一第二子解码单元，用以当所述y个最重要位元中的一第y个最重要位元及所述z个最重要位元中的一最低位位元对应至不同逻辑值时，提供所述第一中间电压作为所述第二输出电压，并且当所述第y个最重要位元及所述最低位位元对应至相同逻辑值时，提供所述第二中间电压作为所述第二输出电压。
8.根据权利要求1所述的数字模拟转换器，其中，所述第四解码电路还包括：
一第三子解码单元，用以当所述y个最重要位元中的一第y个最重要位元及所述z个最重要位元中与所述y个最重要位元相邻的一第1个最重要位元对应至不同逻辑值时，提供所述第一中间电压作为所述第三输出电压，并且当所述第y个最重要位元及所述z个最重要位元中的与所述y个最重要位元相邻的所述第1个最重要位元对应至相同逻辑值时，提供所述第二中间电压作为所述第三输出电压。
9.根据权利要求1所述的数字模拟转换器，其中，所述运算放大器具有三个正端输入端，以分别接收所述第一输出电压、所述第二输出电压及所述第三输出电压，所述运算放大器根据所述第一输出电压、所述第二输出电压与所述第三输出电压执行内插法以得到所述像素电压。
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