CN1034833A - 数字电路断流器的倍频电路和频率平方电路 - Google Patents

Abstract

保护电路中检测电流的均方根(RMS)值被用来 确定过电流状态。一个倍频电路产生一脉冲流，此脉 冲流的频率与电路模拟信号之电流振幅的平方成正 比。在规定区间内均方根值是由此平方电流值计算 出来的。此RMS值需在一集成电路解扣装置内处 理后才能确定过流状态并操作一对可分离的触点使 电路断开。

Description

由约翰·J·多尔蒂（John·J·Dougherty）于1984年7月17日提交的美国专利申请第163，708号描述了应用大规模集成电路技术能够完全实现的数字电路断流器。此电路用数字方式执行过流判定和断流延时，是在与预先设定的电流值进行比较后实现的。此电路使用一峰值检测模/数转换器，其中复合的检测电路电流与数/模转换器的输出比较，同时一个固定的时钟脉冲又与该比较而得的输出相比较。由复合电流峰值控制的I²t数字值被用来量度流经保护电路的电流。

在工业应用中，当保护电路内测到峰值电流时，已经出现由电流波形畸变而产生的故障跳闸，那里畸变的电流波形的第五和第七谐波可加到峰值上，使峰值超过预设的长时和短时检测值，导致所谓的“有害跳闸”，造成生产量的损失。该电路必须单独测试以保证在电路电闸重新闭合和工业设备运行前实际上不存在故障电流。这个措施在易引起正弦波畸变的、用大容量 网校正功率因素的输电和配电系统中已较为普遍使用。使用高容量感应负载，诸如大感应炉时，检测电流波形谐变，使第七谐波叠加到峰电流值上从而产生明显的过流状态。但其时真正的均方根（RMS）电流值尚在可接受的限度以内。现已确认，如果测得的是电流RMS而不是象现在大多数工业供电电路中定制的峰值，那么电流波形畸变就不是一个问题。RMS值检测还较现实地评估了供电总线的实际热效应，因为这些总线是受保护电路中的电路中断设备保护的。

因此，本发明提出了一个电路保护用的数字电路断流器，在此数字电路中连续进行着RMS值计算，以度量流经保护电路的复合电流。

数字过流保护作用系来自其频率与模拟电流信号振幅的平方成正比的电流脉冲流，在规定的时间内累计平方了的电流值，从而确定一个均方根值。

图1是本发明的倍频电路的框图;

图2是在图1电路内产生的频率脉冲的计时图的图示;

图3是本发明的频率平方电路的框图;

图4是本发明的倍频交流电路框图;

图5是本发明的频率平方交流电路框图;

图6是本发明RMS值保护电路框图;

图7是本发明的功率计算电路框图;

图8是本发明的RMS值计算电路框图;

图9是本发明的四位RMS值计算电路框图;

图10是本发明的多位RMS值计算电路框图。

图1绘出一个倍频电路10，该电路包括与频率为f_A的电源A连接的输入线11。电源可提供一个电压给这样一种变频器（V/F），它把电流或电压模拟信号的大小变换成频率，从而可以数字状态工作。例如模拟输入信号能控制变容二极管的偏压，后者用作振荡器内共振电路的定频元件，这样，振荡频率将决定于输入信号值。电压到频率的模/数转换器的好处在于在转换周期内输入平均值用数字表示。频率为f_A的输入线11接到“与”门12的一个输入端。另一个独立的频率为f_B的电源B由输入线13连到1∶N计数器14，计数器的输出则与RS触发器15的置“1”（S）输入端相连。复位：（.R）输入端则接到固定定时器17，定时器的允许ENABLE（EN）输入端与触发器的Q输出端相连，同时经导线16接到“与”门12的另一个输入端。触发器置“1”时定时器启动运行，即此时Q输出端是在“高电平”状态。输出线18提供频率f_O，此频率是f_A，f_B乘积的函数，如图2各定时框图所示。对于倍频电路10中每一个端点，这些方框表示在一个共同时间轴上的单周波定时图。每一个脉冲波表示电压藕诺拇嬖冢?）或不存在（0），即指出的“高”或“低”状态。此周波在二进制计数器14结束其计数时开始。一个高的输出使触发器置“1”，然后一个高Q信号施加于“与”门的一个输入端。在连线18上的“与”门输出，由于有高输入，将跟随另一输入端的状态而变化，并且是输入线11上的频率f_A的函数。在触发器置“1”时，开始另二个处理过程。固定定时器17被启动，同时二进制计数器14自其最大值开始计数。经一个时间增量t以后，定时器使触发器复位，从而在输出线18上不再出现自“与”门来的信号。f_A在输入线11上高、低状态间的关系示于19，以与20所示的输入线13上f_B从脉冲1到n逐个增加脉冲宽度的脉冲输入相比较。触发器的Q输出状况示于图21，以与22所示的恒定定时器状态相比较。延时t就是Q输出停留在高位时的时间。二进制计数器14是一个1∶N计数器，其性能示于23，输出线18载有来自“与”门12的输出频率f_O的条件表示在24中。

在输出线18上表示频率f_O的若干脉冲P间的数学关系由以下表达式给出：

P= (t)/(1/f_a) = f_at

触发器保留在复位状态，在周期由二进制计数器14完成前它一直存贮着一些脉冲。在载有频率f_B的输入线13上接收到n个脉冲以后，二进制计数器启动一个新的周期。整个周期时间由下列表达式计算出：

T = n× 1/(f_b) = (n)/(f_b)

输出频率f_O在周期中的值由下面表达式给出：

f_O＝ (P)/(T)

将上述结果代入该式，得下式：

f_o= (f_at)/(n/f_b) = (t)/(n) f_af_b

图3示出一频率平方电路26，其中省去了已在图1中绘出的频率源B，并且二进制计数器14与载有单频率f_A的输入线11相连。相同元件均标以共用的标号。此电路在前述方式下运行其结果如下：

全周期时间现用下面表达式给出：

T = (n)/(f_a)

代入后得：

f_O＝ (t)/(n) f² _a

一个简化的倍频电路87示于图4，其频率源A经输入线11接到1∶N计数器88的输入端，频率源B则由公共线13与DSQ触发器89和DQ触发器90的CLK端点连接。时钟频率通过输入线9供给UP计数器91的输入端。1∶N计数器之预置（PRESET）端和UP计数器的允许（ENABLE）端经导体93 接到DQ触发器90之输出端Q。DSQ触发器89之Q输出端被接到DQ触发器之D输入端;DSQ触发器的S输出端则经导体92与输出线18相连接。来自UP计数器的m个数据位经多导线94供给1∶N计数器的输入端。

当1∶N计数器88等于“φ”脉冲时，UP计数器能使输入频率f_A完成一个周期。在这个周期中UP计数器累计到f_cLk/f_B个脉冲，在那里f_cLk既大于f_A也大于f_B的最大值。“φ”脉冲间的时间t由下面的表达式给出：

t= (f_cLk/ f_B)(1/f_A) = 1/(f_{o U T}) ;

因此f_oUT＝Kf_Af_B，式中K = 1/(f_{cL K})

一个简化了的频率平方电路95示于图5，图中频率电源A经由导线11连接到1∶N计数器88的输入端，固定时钟脉冲经输入导线9连到UP计数器91的一个输入端。1∶N计数器的预置（PRESET）端与UP计数器的ENABLE输入端经导线96相连，并经导线97与输出线18相连。来自UP计数器的m位数据输出经导线98输入到1∶N计数器。

频率平方电路95在与上述倍频电路87类似的情况下运行，但在1∶N计数器88等于“φ”脉冲时输入频率f_A的一个周期中UP计数器累计到f_cLk/f_A的情况例外。在“φ”脉冲后沿，1∶N计数器被预置到UP计数器的值（f_cLk/f_A）。UP计数器被清除。此时“φ”脉冲间的时间t由下面的表达式给出：

t＝（f_cLk/f_A）（1/f_A）

并且

f₀= (1 脉冲)/(f_{c L K}/f² _A) 秒

这可简化为：

f_O＝Kf² _A，式中K= 1/(f_{C L K})

频率平方函数的一个应用是：在图6的57绘出的RMS过流保护电路中由V/F转换器27和频率平方电路26组成一个电流调节电路。该保护电路已应用在如前面提到的美国专利申请案的数字电路断流器中。数字I² _t函数和峰值检测模/数转换器电路在引用的数字电路断流器中被平方电路26和V/F转换器27所替换，从而提供电流调节功能。检拾电路29和解扣电路30与前述的美国专利申请中所描述的是一样的，其中三个检测变流器各插入保护电路中的三相电中之一相中，它们连续供电给负载电阻，使之产生一个与检测电流的绝对值成正比的电压值。此电压值经输入线85供给电压频率转换器27，从而产生与检测电流成正比变化的频率f_I。此值经输入线11供给平方电路26，26所含的元件已在图3绘出，它导出一个输出频率f_O，其值正比于f² _I，f_O经导线18输送给平均计数器28，并经导线31送给检拾电路29。检拾电路响应于检测电流的预定值，该值可用f² _I表示，而平均计数器28经导线32供给一延时，如图所示，此时间与电流平方平均值之倒数成正比。在解扣电路30中，在运转解扣机构之前，这个延时值被用来确定长、短延时之特征值。注意，在均方根值保护电路中均方根值是通过平方来提供确定解扣前的过流时间即I² _t的时间因素的。由于这样定义均方，平均计数器28的输出可如图示直接被使用。检拾电路29也必须将平方频率输出f² _I加以平均，才能确定基于解扣一检拾调节电流平方的检拾，这在前面提到的美国专利申请中已详细描述。

图1的倍频电路10用于功率计算电路86，如图7所示。电路电压值V由整流器33加以整流，其输出的直流电压输入V/F转换器27A，同时一个与输入电压信号极性相应的极性信号施加于“同”门35的一个输入端。保护电路中的电流值在另一整流器34中整流，其直流电流供给另一个V/F转换器27B。相应于输入电流极性的极性信号再被施加于“同”门35的另一个输入端。整流电路电压的频率f_V经导线36供给倍频器10，同时整流电路电流的频率f_I经导线37供给倍频器。在倍频器中这两种频率被连续倍增后提供输出频率f_O。f_O与二种输入频率的乘积成正比。它经导线18作用于可逆计数器39的CT端。电压和电流极性信号在“同”门35中同时倍增，该“同”门被用作同相检测器。同相信号经导线38连接可逆计数器的U/D端以控制可逆计数器的状态。可逆计数器的进位（CARRY）输出C经导线40提供平均正向功率脉冲，借位（BORROW）输出B则经导线41提供反向功率指示。

电路电流和电压的RMS值在保护电路中还可有其他的应用，例如用于计量。图8中的RMS计算电路57可取图3频率平方电路26提供的频率值f_O，并将此值作为电路电流平方频率f² _I，f² _I经导线18输送，并经互连的1∶N计数器42、UP计数器44、M+1位锁存器49以及M位全加器50在多重输出线56上产生一个m位的RMS值。在详述RMS判定电路以前，叙述一下其中的一些数学函数是有所裨益的。计算任何数的方根的已知叠代法，由下式给出：

Ai+1＝ (Ai)/2 + (X)/(2Ai) ＝ 1/2 （Ai+ (X)/(Ai) ）

式中i是一串表达式的迭代指数;Ai则代表方根值的前一估计值;X表示等于平方值的那个数。在具有A合理起值的方根值上级数很快收敛。在前述时间T上的电信号的均方根值由下面的表达式给出：

$\mathrm{RMS}={\left(X_{\mathrm{AVG}/T}^2\right)}^{\frac{1}{2}}$

式中X² _AvG等于信号X平方的平均值，RMS则等于均方根值。

再参照图8的RMS电路57，前面提到的数学函数按以下方式完成数字计算。输入信号频率正比于输入电流I的平方，如图3频率平方电路26所示，经输入导线18送至1∶N计数器42的输入端。此计数器的比例因子是一个m位的数字值，它与上面描述的符号“Ai”有关。1∶N计数器的输出通过导线43加于简单二进制UP计数器44。UP计数器的m位输出经导线51施加至一个m位全加器上，相当于公式X÷Ai。取样信号是来自一时钟（图上未示出）的计时脉冲，它用来完成RMS信号的计算，其周期相当于前述RMS计算表达式中的时间T。取样定时脉冲通过输入线45经导线46与1∶N计数器42的PR端相连接;同时又经导线47接到M+1位锁存器49的一个输入端。取样定时脉冲经导线48与UP计数器的CLR输入相接。来自m位全加器50的m+1个数据位经导线53输入到m+1位锁存器49中。m+1位锁存器输出的m个最高有效数据位加到1∶N计数器42的一个输入;而该最低有效位数据位则经线52施加于m位全加器50的一个CARRy-IN输入端。m位全加器50的另一输入是经导线54和55提供的m个最高有效的数据位。联接导线54、55的输出线56载荷最终的RMS二进制值。

在完成RMS计算过程中，RMS电路运行在以下状态。在接收到取样脉冲时UP计数器44的存数被清除，一新的Ai值被置入1∶N计数器42中。在时间T的周期内，UP计数器44累计脉冲数达到下列速率：

f_RMs＝f² _I÷Ai

在经过时间为T的周期以后，UP计数器44已累计到f² _I×T÷A_I个脉冲数，经导线51加到m位全加器50的一个输入端。m位全加器的另一输入端接收到前一估计值Ai。在接收到取样脉冲后，m位全加器的两个输入和自m+1位锁存器49最低有效位输入的CARRY-IN位三者叠加，从而其输出为m位+CARRY位（即m+1），这可由下列表达式表示：

Ai+f² _I×T÷Ai

将此式除以2可得均方根值的一个新估计值。在二进制表示中这可通过将被除数Ai+1移一个二进位而得到。在本发明的均方根值电路中，这可使用m+1全加器的CARRY位作为新估计值的最高有效位（MSB），及使用m位全加器级的m-1个最高有效的输出来完成。取样脉冲的后沿被用来锁住新的均方根值估计值，清除UP计数器44的残数及预置1∶N计数器42。

4位均方根值计算电路58示于图9，图8的均方根值电路57中的1∶N计数器42、UP计数器44、m+1位锁存器49和m位全加器50均分别由1∶N计数器59、4位UP计数器60、4位锁存器65及4位全加器83所代替。电流平方频率（f² _i）通过输入线18接到1∶N计数器59，而1∶N计数器的输出由导线61接至UP计数器60的一个输入上。取样脉冲通过导线63接到1∶N计数器的引出端P9，又经导线62接到锁存器65的LC端和可逆计数器60的CLR端。锁存器输出端分别经导线64，66，67，68接到1∶N计数器的引出端P10、P11、P12、P13。锁存器的几个输入端则如图所示与四位全加器83的CY（CARRY）和输出端A₀-A₃连接。四位全加器的输入端CYIN（CARRY-IN）与锁存器65的一个输出端相接，以通过导线84将最低有效数据位（LSB）建立到四位全加器上去。最高有效数据位（MSB）是自UP计数器60经导线69提供给四位全加器83的，而最低有效数据位（LSB）则经导线72提供给四位全加器，四位全加器的其余输入端经导线73和74与计数器输出端连接，连接锁存器65和四位全加器的导线66、67和68包括四位的均方根值输出。四位全加器83输出最低有效位（LSB）通过与CYIN输入端形成迴路而用于计算下一个结果，这个回路输入包括最低有效加法器级，使已取消的数据位“集合”。出于实用，UP计数器60必须防止转过头，也就是说，防止超出最大计数而回复到零。有些整体电路既要求使计数器保持一最大计数，也要求把四位全加器的所有输入置于最大值。最终的二进位数的选择是与这个重要的最大输入信号和周期P联系的，而周期P要求先求出均方根值。在稳定状态条件下，下面的数学表达式是适用的：

Ai+1＝（f² _I×T÷Ai+Ai）÷2

图8的m位全加器50在f² _I最大时出现饱和，这可从下列表达式导出：

A_I＝2^m-1＝f² _Imax×T÷（2^m-1）

这可以简化为：

（2^m-1）²＝f² _Imax×T

图9中的四位均方根值电路58的真实解是2^m-1，其中m＝4。假如要求均方根值在一单相60赫上，周期T为16.6毫秒，则图3中频率平方电路26在满标模拟输入时应按下列公式给出的脉冲率设计：

f² _{I max}＝（2^m-1）²÷T＝15²÷0.1666＝13500赫兹

由于均方根值电路不改变输入信号，若干可变周期电路可以在不同时间段上并行地测量均方根值，以获取甚至更高的分辨率。

图10是一个多均方根值计算电路75，图中一个八位均方根值电路78被并接一个十一位均方根值电路79。正比于电路电流平方的频率f² _I经线18输入到八位均方根值电路78，并经线77输入到均方根值电路79。一个频率为60赫的取样脉冲经导线76输入到八位均方根值电路，同时还有一个周期T为一秒的附加取样脉冲经导线82输入到十一位的均方根值电路。一个有效的7.5位均方根值信号出现在导线80上，并每隔16.6毫秒更改一次;而一个有效的10.4位的均方根值信号出现在导线81上，它每隔一秒改变一次。此组合电路的数学表达式是在每赫16.6毫秒、最大平方频率f² _I为2兆赫时给出的，即在60赫时有下列结果：

（2^m-1）²≌2^2m＝f² _maxT

对m求解，得出下列式子：

m = 1/2 (ln(f_I ² _maxT))/(ln2) = (ln(2×10⁶/ 60 ))/(2(0.693))

在给定的例子中m值等于7.5，最终的分辨率为0.5%。虽然此解适于控制用，但T为1秒时更适用于测量，1秒周期时的m值由下列式子解出：

m= 1/2 (ln(2×10⁶))/0.693 = 10.4，分辨率为0.07%

这表示应用倍频电路产生了模拟电压和电流的均方根值。本发明的电压/频率转换电路与倍频器和可逆计数器组合使用，产生了精确指示正、反功率的手段。均方根值电路与数字过流检测和中断装置配给使用，有效地提供了均方根值的计算。把均方根值分电路的多个运行结果加以串接，可达到非常精确的解，足以用于要求电路的电压和电流值很精确的测量。

上面已叙述了我的发明，我要求由专利许可证获得新的和所希望的保护内容列入所附的权利要求中。

Claims (17)

1、用于数字断流器的一种倍频电路(10)，其特征在于包括：

有一输入端与第一频率(f)源(A)连接的一个逻辑门(12)；

有一输入端与第二频率(f)源(B)连接的一个二进制计数器(14)；

一个供给固定时钟率的定时器(17)；

连接所述计数器(14)、所述定时器(17)和所述逻辑门(12)的一个触发器(15)，以提供输出频率(f)，此频率是所述第一和第二输入频率的函数。

2、根据权利要求1所述的倍频电路，其特征在于，所述逻辑门（12）包括一个“与”门，所述“与”门之另一个输入端与所述触发器（15）的Q输出端相连接。

3、根据权利要求1所述的倍频电路，其特征在于，所述二进制计数器（14）包括一个1∶N计数器，来自所述1∶N计数器的输出被接到所述触发器（15）的置“1”（SET）输入端。

4、根据权利要求2所述的倍频电路，其特征在于，来自所述定时器（17）的一个输出与所述触发器（15）的复位（RESET）输入相连，而触发器Q输出被连接到所述定时器（17）的允许（ENABLE）输入端，使得此定时器（17）在所述触发器（15）置“1”（SET）和所述Q输出处在高状态时能允许。

5、根据权利要求1所述的倍频电路，其特征在于，所述第一、第二频率源各包括一个电压/频率（V/F）转换器。

6、用于数字断流器的一种倍频电路（87），其特征在于包括：

一对彼此连接的、并与第一输入频率源（f_B）相连接的第一和第二触发器（89，90）;

一个与所述第二触发器（90）及第二输入频率源（f_A）相连接的1∶N计数器（88）;

与所述第二触发器（90）的所述输出端以及与一个固定时钟脉冲源（f_CLK）连接在一起的一个UP计数器（91），所述1∶N计数器（88）提供一个输出频率（f_O），此输出频率为上述第一和第二输入频率的函数。

7、根据权利要求6所述的倍频电路，其特征在于，在所述第一触发器（89）上的时钟端子（CLK）是和所述第二触发器（90）上的一个时钟端子（CLK）及所述第一频率源（f）共同连接的。

8、根据权利要求6所述的倍频电路，其特征在于，所述第二触发器（90）包括一个DQ触发器，所述第二触发器（90）上的Q端与所述1∶N计数器（88）上的预置（PRESET）端以及UP计数器（91）上的允许（ENABLE）端共同连接在一起。

9、根据权利要求6所述的倍频电路，其特征在于，所述UP计数器（91）提供给所述1∶N计数器（88）m个数据位。

10、根据权利要求6所述的倍频电路，其特征在于，所述第一触发器（89）包括一个DSQ触发器，所述DSQ触发器上的S端与所述1∶N计数器（88）上的一个输出相连接。

11、用于数字电路断流器的一种频率平方电路（26），其特征在于包括：

一个具有输入频率源（f_A）的逻辑门（12），其频率表示流过保护电路的电流值;

一个二进制计数器（14），它具有一个与所述频率源（f_A）共同连接的输入端和与RS触发器（15）的置“1”（SET）位相连接的输出端，所述触发器（15）的Q输出与所述逻辑门（12）的另一个输入相连;以及

一个供给固定时钟率的定时器（17），所述定时器（17）的一个输出端与所述触发器（15）的复位输入端相连，所述定时器（17）之允许EN（ENABLE）输入端与所述触发器Q输出端及所述逻辑门（12）的另一输入端共同连接，从而所述逻辑门（12）的输出f_O是所述输入频率（f_A）的平方。

12、根据权利要求11所述的频率平方电路，其特征在于，所述逻辑门（12）包括一个“与”门，而所述二进制计数器（14）则包括一个1∶N计数器。

13、根据权利要求11所述的频率平方电路，其特征在于，所述频率源（f_A）包括一个电压/频率转换器（V/F），所述电压系由所述电路电流导出。

14、用于数字电路断流器的一种频率平方电路（95），其特征在于包括：

一个1∶N计数器（88），其一个输入端与一个输入频率源（f_A）连接;

一个UP计数器（91），其一个输入端与一个固定时钟脉冲源（f_CLK）连接，在所述1∶N计数器（88）上的预置（PRESET）端与所述UP计数器（91）上的允许（ENABLE）端连接，所述UP计数器（91）提供一个等于所述输入频率（f_A）平方的输出频率（f_O）。

15、根据权利要求14所述的频率平方电路，其特征在于，还包括在所述1∶N计数器（88）预置（PRESET）端、所述UP计数器（91）允许（ENABLE）端和所述1∶N计数器（88）的一个输出端之间的连接装置。

16、根据权利要求14所述的频率平方电路，其特征在于，所述的UP计数器（91）提供给所述1∶N计数器（88）m个数据位。

17、根据权利要求14所述的频率平方电路，其特征在于，所述1∶N计数器（88）输出频率（f_O）等于所述输入频率（f_A）的平方。

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