CN103473094A - 多处理器高安全启动的异构系统及其启动方法 - Google Patents
多处理器高安全启动的异构系统及其启动方法 Download PDFInfo
- Publication number
- CN103473094A CN103473094A CN2013104051883A CN201310405188A CN103473094A CN 103473094 A CN103473094 A CN 103473094A CN 2013104051883 A CN2013104051883 A CN 2013104051883A CN 201310405188 A CN201310405188 A CN 201310405188A CN 103473094 A CN103473094 A CN 103473094A
- Authority
- CN
- China
- Prior art keywords
- heterogeneous
- startup
- processor
- starting
- control module
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Stored Programmes (AREA)
- Multi Processors (AREA)
Abstract
本发明提供了一种多处理器高安全启动的异构系统及其启动方法。本系统包括处理器模块、启动控制模块和存储器模块，处理器模块包括多个异构处理器，分为主处理器和辅处理器，多个异构处理器根据启动控制模块中的启动策略值进行启动；启动控制模块，用于对多个异构处理器的启动策略值进行配置；存储器模块，用于存储和访问多个异构处理器启动指令。本发明提供了一种多处理器高安全启动的异构系统启动方法，包括：主处理器对启动控制模块中启动策略值进行配置；多个异构处理器根据配置后的启动策略值进行启动。本发明提供了一种异构多核高安全启动机制，确保异构多核系统能够根据实际环境以及系统自身的需求进行高安全实时启动。
Description
技术领域
本发明涉及一种多处理器高安全启动的异构系统及其启动方法，主要应用于异构多核系统，亦可应用于其他多核系统中。
背景技术
现在多核系统非常普遍，大到集成了CPU和GPU的APU，小到工控领域。随着单个系统中集成的异构处理器增加，必然导致异构系统启动时稳定性和安全性降低。所谓启动就是系统加电后首先运行一段程序代码，其目的是将系统的软硬件配置到一个合适的状态。现在的启动技术方案在异构系统中，一般是支持一个处理器作为主处理器，率先启动，其他处理器作为辅处理器，由主处理器控制启动，启动策略单一化。
发明人发现现有技术至少存在以下问题：启动策略过于单一，安全性能低，当单一的启动策略失败后，很容易导致系统启动失败，出现系统崩溃现象。
发明内容
本发明目的在于针对已有技术存在的缺陷，提供一种多处理器高安全启动的异构系统及其启动方法，它基于异构多核系统架构，能够为多处理器系统提供高安全性的多种启动策略，以解决现有技术存在的异构系统启动策略单一化的低安全性问题。
为达到上述目的，本发明的构思如下：
提供一种多处理器的高安全启动的异构系统，包括处理器模块、启动控制模块和存储器模块，处理器模块包括多个异构处理器，多个异构处理器按照启动控制模块中的启动策略值进行启动，异构处理器分为主处理器和辅处理器，主处理器能对启动控制模块中启动策略值进行配置，系统中主处理器具有唯一性；启动控制模块，用于对多个异构处理器的启动策略值进行配置；存储器模块，用于存储和访问多个处理器启动指令，包括存储单元ROM和存储器控制器，其中存储单元ROM分为片外存储单元ROM0、片外存储单元ROM1、片内存储单元ROM2。异构多核系统将处理器模块、启动控制模块和存储器模块互连，以实现主处理器能访问到辅处理器模块、启动控制模块和存储器模块在内的所有物理空间。
提供一种多处理器高安全启动的异构系统启动方法，包括：主处理器对启动控制模块中启动策略值进行配置；多个异构处理器根据启动策略值进行启动。
在异构多核系统中，所有处理器首先从存储单元ROM中读取程序并进行启动，启动策略有3种。
启动策略1：主处理器通过片外存储单元ROM1进行启动，辅处理器通过片外存储单元ROM0进行启动，此启动策略为默认方式；
启动策略2：主处理器通过片外存储单元ROM1进行启动，辅处理器通过片内存储单元ROM2进行启动；
启动策略3：主处理器和辅处理器通过片外存储单元ROM1进行启动。
对于启动策略，其有两种含义：
1. 辅处理器和主处理器独立启动；
2. 辅处理器和主处理器共用一片存储单元ROM启动。
含义1表明其包含启动策略1和启动策略2，即系统中主处理器通过片外存储单元ROM1进行启动，辅处理器通过片外存储单元ROM0或片内存储单元ROM2进行启动，两者互不影响。含义2表示处理器的启动策略遵循启动策略3。注意，无论含义1还是含义2，都暗含辅处理器相对主处理器延时若干周期启动，即正常情况下主处理器先启动，辅处理器后启动，以使得主处理器能在系统上电时发送启动策略值到启动控制模块，完成启动配置。当主处理器非正常启动时，系统采用默认的启动策略1，即主处理器通过片外存储单元ROM1进行启动，辅处理器通过片外存储单元ROM0进行启动。
根据以上构思，本发明采用以下技术方案：
一种多处理器高安全启动的异构系统，包括处理器模块、启动控制模块和存储器模块，处理器模块包括多个异构处理器，多个异构处理器按照启动控制模块中的启动策略值进行启动；启动控制模块，用于对多个异构处理器的启动策略值进行配置；存储器模块，用于存储和访问多个处理器启动指令。异构多核系统将处理器模块、启动控制模块和存储器模块互连，以实现主处理器能访问到辅处理器模块、启动控制模块和存储器模块在内的所有物理空间。
处理器模块还包括：多个异构处理器分为一个主处理器和多个辅处理器，为32位或8位通用处理器，主处理器能对启动控制模块中启动策略值进行配置，系统中主处理器具有唯一性。其他非主处理器均为辅处理器。
启动控制模块用于接受所述主处理器发送的启动策略值，对多个异构处理器的启动策略值进行配置，并保存到相应的特殊功能寄存器中。
启动控制模块还用于在所述异构多核系统上电运行时，根据启动策略值决定多个异构处理器的启动。
存储器模块包括：存储单元ROM，用于存储多个异构处理器的启动指令。存储单元ROM分为专属存储区和公共存储区。多个辅处理器既拥有专属存储区，又拥有和主处理器共享的公共存储区；存储器控制器，用于访问所述的存储单元ROM。
辅处理器的专属存储区由片外存储单元ROM0、片内存储单元ROM2提供。
公共存储区由片外存储单元ROM1提供，主处理器和多个辅处理器均能通过存储器控制器访问。
启动策略值包括：启动策略值为8’h00，是默认的启动策略1，即主处理器通过共享片外存储单元ROM1启动，辅处理器通过片外存储单元ROM0启动；启动策略值为8’h02，是启动策略2，即主处理器通过所述共享片外存储单元ROM1启动，辅处理器通过所述片内存储单元ROM2启动；启动策略值为8’h04，是启动策略3，即主处理器和辅处理器通过共享片外存储单元ROM1进行启动。若主处理器配置启动策略值失败，则系统按照默认启动策略1进行启动。
一种多处理器高安全启动的异构系统启动方法，用于对所述的系统进行启动，操作步骤如下：
a）主处理器对启动控制模块中启动策略值进行配置；
b）多个异构处理器根据启动策略值进行启动。
主处理器对启动控制模块中启动策略值进行配置包括：主处理器启动指令开头部分为配置启动控制模块的启动策略值，启动策略值由实际环境以及系统自身的需求决定；主处理器发送启动策略值到启动控制模块，启动控制模块保存启动策略值。
多个异构处理器根据启动策略值进行启动包括：启动控制模块配置多个异构处理器的启动策略；按照启动策略值，将多个异构处理器的每个处理器的启动首地址一一映射到对应的存储单元ROM；多个异构处理器从对应的存储区读取启动指令，进行启动。
主处理器对启动控制模块中启动策略值进行配置还包括：在配置启动策略值失败时，启动控制模块将按照默认启动策略值配置系统，确保异构多核系统正常启动，提高安全性和稳定性。
本发明与现有技术相比较，有如下的突出实质性特点和显著优点：
本发明基于异构多核系统架构，提出多处理器高安全启动的异构系统及其启动方法。它能够为多处理器系统提供高安全性的三种不同的启动策略，提高系统的安全性和稳定性，能够保证多处理器的异构系统安全启动工作，解决了现有技术存在的异构系统启动策略单一化的低安全性问题。同时本发明可应用在其他具有相类似结构的异构多核系统中。
附图说明
图1是根据本发明实施例的多处理器启动的异构系统示意图。
图2是根据本发明优选实施例的多处理器启动的异构系统示意图。
图3是根据本发明优选实施例的异构系统启动策略途径示意图。
图4是根据本发明实施例的异构系统启动方法流程图。
图5是根据本发明优选实施例的异构系统启动方法流程图。
图6是根据本发明优选实施例的异构系统启动方法的处理器读取启动指令示意图。
具体实施方式
本发明的优选实施例结合附图详述如下：
实施例一：
参见图1和图2，本多处理器高安全启动的异构系统包括处理器模块（1）、启动控制模块（2）和存储器模块（3），处理器模块（1）包括多个异构处理器，多个异构处理器按照启动控制模块（2）中的启动策略值进行启动；启动控制模块（2），用于对多个异构处理器的启动策略值进行配置；存储器模块（3），用于存储和访问多个处理器启动指令。异构多核系统将处理器模块（1）、启动控制模块（2）和存储器模块（3）互连，以实现主处理器（1-1）能访问到辅处理器（1-2）、启动控制模块（2）和存储器模块（3）在内的所有物理空间。
该实施例在异构系统的启动过程中，由主处理器（1）预先配置启动控制模块（2）中的启动策略值，多个异构处理器根据启动策略值启动，从而提供多种不同启动策略，保证异构多核系统的启动安全性和稳定性，解决了现有技术存在的多核系统启动过程中启动策略单一化的问题，保护了系统启动的安全性。
实施例二：本实施例与实施例一基本相同，特别之处如下：
图2所示为本实施例的多处理器启动的异构系统示意图，在图2中，处理器模块（1）包括一个主处理器（1-1）和多个辅处理器（1-2），其中主处理器（1-1）为32位处理器，辅处理器（1-2）为8位处理器，两者为异构处理器；主处理器（1-1）能对启动控制模块（2）中启动策略值进行配置，系统中主处理器（1-1）具有唯一性。异构多核系统将处理器模块（1）、启动控制模块（2）和存储器模块（3）互连，以实现主处理器（1-1）能访问到辅处理器（1-2）、启动控制模块（2）和存储器模块（3）在内的所有物理空间。
如图2所示，启动控制模块（2）用于对多个异构处理器的启动策略值进行配置，接受主处理器（1-1）发送的启动策略值。启动控制模块（2）对系统中主处理器（1-1）和辅处理器（1-2）的启动策略值进行配置，并保存到存储器模块（3）中相应的寄存器中。
启动控制模块（2）还用于在异构多核系统上电运行时，根据启动策略值决定多个异构处理器的启动。
如图2所示，存储器模块（3）包括：专属存储区（3-2-1）的片内存储单元ROM2和片外存储单元ROM0，用于存储辅处理器（1-2）的启动指令；公共存储区（3-2-2）的片外存储单元ROM1，用于存储主处理器（1-1）和辅处理器（1-2）的启动指令。辅处理器（1-2）既拥有专属存储区（3-2-1），又拥有和主处理器（1-1）共享的公共存储区（3-2-2）。存储器控制器（3-1），用于主处理器（1-1）和辅处理器（1-2）访问公共存储区（3-2-2）的片外存储单元ROM1。片外存储单元ROM0、片外存储单元ROM1、片内存储单元ROM2为只读存储器（ROM）的一种类型。
其中，专属存储区（3-2-1）和辅处理器（1-2）具有一一对应的关系，每个辅处理器（1-2）的专属存储区（3-2-2）由一个或多个存储单元ROM构成。如图2所示，在该优选实施例中，辅处理器（1-2）的专属存储区（3-2-1）由片内存储单元ROM2和片外存储单元ROM0提供。另外，公共存储区（3-2-2）由主处理器（1-1）和辅处理器（1-2）共享，如图2所示，在该优选实施例中，公共存储区（3-2-2）由片外存储单元ROM1提供。也就是说，图2中主处理器（1-1）和辅处理器（1-2）均可通过存储器控制器（3-1）分时访问该公共存储区（3-2-2）。
图3所示为本优选实施例的异构系统启动策略途径示意图。启动策略值为8’h00，是默认的启动策略1，即主处理器（1-1）通过公共存储区（3-2-2）片外存储单元ROM1启动，辅处理器（1-2）通过片外存储单元ROM0启动；启动策略值为8’h02，是启动策略2，即主处理器（1-1）通过公共存储区（3-2-2）片外存储单元ROM1启动，辅处理器（1-2）通过片内存储单元ROM2启动；启动策略值为8’h04，是启动策略3，即主处理器（1-1）和辅处理器（1-2）通过公共存储区（3-2-2）片外存储单元ROM1进行启动。若主处理器（1-1）配置启动策略值失败，则系统按照默认启动策略1进行启动。
实施例三：
如图4所示，本多处理器高安全启动的异构系统启动方法，采用上述异构系统进行启动，包括以下步骤：
a）主处理器对启动控制模块中启动策略值进行配置；
b）多个异构处理器根据启动策略值进行启动。
该实施例在异构多核系统的启动过程中，由于预先对启动策略进行配置，多个异构处理器根据启动策略值进行启动，从而为多处理器系统提供高安全性的三种不同的启动策略，解决了现有技术存在的异构系统启动策略单一化的低安全性问题，提高系统的安全性和稳定性，能够保证多处理器的异构系统安全启动工作。
步骤a）包括：主处理器（1-1）启动指令开头部分为配置启动控制模块（2）的启动策略值，启动策略值由实际环境以及系统自身的需求决定；主处理器（1-1）发送启动策略值到启动控制模块（2），启动控制模块（2）保存启动策略值。
在如图2所示的优选实施例中，上述步骤a）中主处理器（1-1）启动指令开头部分存储在存储器模块（3）的公共存储区（3-2-2）片外存储单元ROM1中，主处理器（1-1）通过存储器控制器（3-1）读取启动指令进行启动策略值的配置。
步骤b）包括：启动控制模块（2）配置多个异构处理器的启动策略；按照启动策略值，将多个异构处理器的每个处理器的启动首地址一一映射到对应的存储单元ROM；多个异构处理器从对应的存储区读取启动指令，进行启动。
在如图2所示的优选实施例中，上述步骤b）由启动控制模块（2）、处理器模块（1）和存储器模块（3）共同完成。
另外，步骤a）还包括：在所述的配置启动策略值失败时，启动控制模块（2）将按照默认启动策略值配置系统，确保异构多核系统正常启动。
在如图2所示的优选实施例中，异构多核系统由七个部分组成：主处理器（1-1）、辅处理器（1-2）、启动控制模块（2）、存储器控制器（3-1）、片内存储单元ROM2、片外存储单元ROM0、片外存储单元ROM1。
1) 主处理器（1-1）主要负责系统的配置、调度和运算工作，例如通用处理器等，为32位处理器。在本发明中，主处理器（1-1）负责系统上电复位时发送启动策略值到启动控制模块。
2) 辅处理器（1-2）是系统中执行不同任务的处理器模块（1），例如通用处理器或者数字信号处理器。负责系统的主要运算工作。
3) 启动控制模块（2）负责接受系统上电时主处理器（1-1）发送的启动策略值，对系统中主处理器（1-1）和辅处理器（1-2）的启动策略值进行配置，并保存到存储器模块（3）中相应的寄存器中。在系统上电运行时，根据启动策略值决定多个处理器的启动。
4) 存储器控制器（3-1）负责访问公共存储区（3-2-2）片外存储单元ROM1。
5) 片内存储单元ROM2主要功能是存放辅处理器（1-2）的启动指令。
6) 片外存储单元ROM0主要功能是存放辅处理器（1-2）的启动指令。
7) 片外存储单元ROM1主要功能是对应不同的存储区域，分别存放主处理器（1-1）和辅处理器（1-2）的启动指令。
本实施例主要通过一个启动控制模块（2），在系统上电复位时接受主处理器（1-1）发送的启动策略值，配置系统中多个处理器的启动策略。根据本优选实施例的异构系统启动方法流程图如图5所示，包括以下步骤：
首先是系统上电启动，上电同时，系统复位信号产生，系统复位，系统中所有模块和单元都处于复位状态。包括主处理器（1-1）、辅处理器（1-2）、启动控制模块（2）、存储器控制器（3-1）、片内存储单元ROM2、片外存储单元ROM0、片外存储单元ROM1。
系统上电后，先放开主处理器（1-1）和启动控制模块（2）的复位信号，主处理器（1-1）开始运行配置启动策略值部分的启动指令，该启动指令存储在公共存储区（3-2-2）的片外存储单元ROM1中，主处理器（1-1）通过存储器控制器（3-1）访问该部分的启动指令。辅处理器（1-2）保持复位状态。
主处理器（1-1）对启动控制模块（2）进行配置，发送启动策略值到启动控制模块（2）。
启动控制模块（2）接受主处理器（1-1）发送的启动策略值，并保存到存储器模块（3）中相应的寄存器中。然后根据保存的启动策略值对系统的多个处理器的启动进行配置。
系统根据启动策略值将多个处理器启动首地址映射到存储单元ROM中，辅处理器（1-2）启动首地址可映射到的存储单元ROM包括：片内存储单元ROM2、片外存储单元ROM0、片外存储单元ROM1。
完成配置后，产生一个启动配置结束信号，反馈给系统，通知系统放开多个处理器的复位信号，多个处理器根据启动策略值启动，如图6是根据本优选实施例的异构系统启动方法的处理器读取启动指令示意图。处理器发出指令地址，存储器控制器（3-1）根据指令地址到读取相应的启动指令，返回到处理器中执行，完成系统的启动过程。
采用本发明所述的系统和方法，与现有技术比较，能够让异构多核系统安全稳定启动，达到了多样化系统启动策略的效果，提供了系统的安全性。
本发明实现了如下技术效果：基于异构多核系统架构，本发明提出多处理器高安全启动的异构系统及其启动方法，为多处理器系统提供高安全性的三种不同的启动策略，提高系统的安全性和稳定性，能够保证多处理器的异构系统安全启动工作，解决了现有技术存在的异构系统启动策略单一化的低安全性问题。同时本发明可应用在其他具有相类似结构的异构多核系统中。
Claims (12)
1.一种多处理器高安全启动的异构系统，包括处理器模块（1）、启动控制模块（2）和存储器模块（3），其特征在于：
所述处理器模块（1）包括多个异构处理器，所述多个异构处理器为一个主处理器（1-1）和多个辅处理器（1-2），多个异构处理器按照启动控制模块（2）中的启动策略值进行启动；
所述启动控制模块（2），用于对多个异构处理器的启动策略值进行配置；
所述存储器模块（3），用于存储和访问多个处理器启动指令；
所述处理器模块（1）、启动控制模块（2）和存储器模块（3）互连，以实现主处理器（1-1）能访问到辅处理器（1-2）、启动控制模块（2）和存储器模块（3）在内的所有物理空间。
2.根据权利要求1所述的多处理器高安全启动的异构系统，其特征在于：所述处理器模块（1）包括多个异构处理器分为一个主处理器（1-1）和多个辅处理器（1-2），为32位或8位通用处理器，所述主处理器（1-1）能对启动控制模块（2）中启动策略值进行配置，系统中主处理器（1-1）具有唯一性，其他非主处理器均为所述辅处理器（1-2）。
3.根据权利要求2所述的多处理器高安全启动的异构系统，其特征在于：所述启动控制模块（2）用于接受所述主处理器（1-1）发送的启动策略值，对多个异构处理器的启动策略值进行配置，并保存到所述存储器模块（3）中相应的寄存器中。
4.根据权利要求2所述的多处理器高安全启动的异构系统，其特征在于：所述启动控制模块（2）还用于在所述异构多核系统上电运行时，根据启动策略值决定多个异构处理器的启动。
5.根据权利要求1所述的多处理器高安全启动的异构系统，其特征在于：所述存储器模块（3）包括：
1）存储单元ROM（3-2），用于存储所述多个异构处理器的启动指令，所述存储单元ROM（3-2）分为专属存储区（3-2-1）和公共存储区（3-2-2）；所述多个辅处理器（1-2）既拥有专属存储区（3-2-1），又拥有和所述主处理器（1-1）共享的公共存储区（3-2-2）；
2）存储器控制器（3-1），用于访问所述的存储单元ROM（3-2）。
6.根据权利要求5所述的多处理器高安全启动的异构系统，其特征在于：所述多个辅处理器（1-2）的专属存储区（3-2-1）由片外存储单元ROM0、片内存储单元ROM2提供。
7.根据权利要求5所述的多处理器高安全启动的异构系统，其特征在于：所述公共存储区（3-2-2）由片外存储单元ROM1提供，所述主处理器（1-1）和所述多个辅处理器（1-2）均能通过所述存储器控制器（3-1）访问。
8.根据权利要求2、3或4所述的多处理器高安全启动的异构系统，其特征在于：所述启动策略值包括：
启动策略值为8’h00，是默认的启动策略1，即所述主处理器（1-1）通过所述公共存储区（3-2-2）片外存储单元ROM1启动，所述辅处理器（1-2）通过片外存储单元ROM0启动；启动策略值为8’h02，是启动策略2，即所述主处理器（1-1）通过所述公共存储区（3-2-2）片外存储单元ROM1启动，所述辅处理器（1-2）通过所述片内存储单元ROM2启动；启动策略值为8’h04，是启动策略3，即所述主处理器（1-1）和所述辅处理器（1-2）通过所述公共存储区（3-2-2）片外存储单元ROM1进行启动；若所述主处理器（1-1）配置启动策略值失败，则异构系统按照默认启动策略1进行启动。
9.一种多处理器高安全启动的异构系统启动方法，用于对权利要求1所述的系统进行启动，其特征在于：操作步骤如下：
a) 主处理器（1-1）对启动控制模块（2）中启动策略值进行配置；
b) 多个异构处理器根据启动策略值进行启动。
10.根据权利要求9所述的多处理器高安全启动的异构系统启动方法，其特征在于：所述步骤a）中主处理器（1-1）对启动控制模块（2）中启动策略值进行配置包括：
所述主处理器（1-1）启动指令开头部分为配置启动控制模块（2）的启动策略值，所述启动策略值由实际环境以及系统自身的需求决定；
主处理器（1-1）发送启动策略值到启动控制模块（2），启动控制模块（2）保存启动策略值。
11.根据权利要求9所述的多处理器高安全启动的异构系统启动方法，其特征在于：所述步骤b）中多个异构处理器根据启动策略值进行启动包括：
启动控制模块（2）配置多个异构处理器的启动策略；
按照所述启动策略值，将所述多个异构处理器的每个处理器的启动首地址一一映射到对应的存储单元ROM；
所述多个异构处理器从对应的存储区读取启动指令，进行启动。
12.根据权利要求9所述的多处理器高安全启动的异构系统启动方法，其特征在于：主处理器（1-1）对启动控制模块（2）中启动策略值进行配置还包括：
在所述的配置启动策略值失败时，所述启动控制模块（2）将按照默认启动策略值配置系统，确保异构多核系统正常启动。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2013104051883A CN103473094A (zh) | 2013-09-09 | 2013-09-09 | 多处理器高安全启动的异构系统及其启动方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2013104051883A CN103473094A (zh) | 2013-09-09 | 2013-09-09 | 多处理器高安全启动的异构系统及其启动方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN103473094A true CN103473094A (zh) | 2013-12-25 |
Family
ID=49797963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2013104051883A Pending CN103473094A (zh) | 2013-09-09 | 2013-09-09 | 多处理器高安全启动的异构系统及其启动方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103473094A (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106959923A (zh) * | 2017-04-01 | 2017-07-18 | 广州致远电子有限公司 | 一种异构多处理器系统的实时调试方法 |
| CN108599981A (zh) * | 2018-03-13 | 2018-09-28 | 迈普通信技术股份有限公司 | 业务卡的管理方法、业务卡及通信设备 |
| CN110267260A (zh) * | 2019-06-17 | 2019-09-20 | Oppo广东移动通信有限公司 | 刷机方法、装置、终端及计算机可读存储介质 |
| CN115061757A (zh) * | 2022-08-11 | 2022-09-16 | 深圳云豹智能有限公司 | 异构系统启动同步的方法、系统、异构系统及计算机设备 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000017750A1 (en) * | 1998-09-24 | 2000-03-30 | Phoenix Technologies Ltd. | Use of other processors during bios boot sequence to minimize boot time |
| US6058475A (en) * | 1997-09-22 | 2000-05-02 | Ncr Corporation | Booting method for multi-processor computer |
| CN101086706A (zh) * | 2006-06-09 | 2007-12-12 | 国际商业机器公司 | 用于选择随机处理器来启动多处理器系统的系统和方法 |
-
2013
- 2013-09-09 CN CN2013104051883A patent/CN103473094A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6058475A (en) * | 1997-09-22 | 2000-05-02 | Ncr Corporation | Booting method for multi-processor computer |
| WO2000017750A1 (en) * | 1998-09-24 | 2000-03-30 | Phoenix Technologies Ltd. | Use of other processors during bios boot sequence to minimize boot time |
| CN101086706A (zh) * | 2006-06-09 | 2007-12-12 | 国际商业机器公司 | 用于选择随机处理器来启动多处理器系统的系统和方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106959923A (zh) * | 2017-04-01 | 2017-07-18 | 广州致远电子有限公司 | 一种异构多处理器系统的实时调试方法 |
| CN108599981A (zh) * | 2018-03-13 | 2018-09-28 | 迈普通信技术股份有限公司 | 业务卡的管理方法、业务卡及通信设备 |
| CN110267260A (zh) * | 2019-06-17 | 2019-09-20 | Oppo广东移动通信有限公司 | 刷机方法、装置、终端及计算机可读存储介质 |
| CN110267260B (zh) * | 2019-06-17 | 2022-03-01 | Oppo广东移动通信有限公司 | 刷机方法、装置、终端及计算机可读存储介质 |
| CN115061757A (zh) * | 2022-08-11 | 2022-09-16 | 深圳云豹智能有限公司 | 异构系统启动同步的方法、系统、异构系统及计算机设备 |
| CN115061757B (zh) * | 2022-08-11 | 2022-12-02 | 深圳云豹智能有限公司 | 异构系统启动同步的方法、系统、异构系统及计算机设备 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10990431B2 (en) | Virtual machine hot migration method and apparatus, and system | |
| US8191064B2 (en) | Method and device for scheduling true CPU resources for a virtual machine system | |
| US9996400B2 (en) | Multi-CPU system and multi-CPU system scaling method | |
| US9658930B2 (en) | Method and device for managing hardware errors in a multi-core environment | |
| US20160378570A1 (en) | Techniques for Offloading Computational Tasks between Nodes | |
| US20160041856A1 (en) | Memory Processing Core Architecture | |
| US8381003B2 (en) | Memory relocation in computer for power saving | |
| CN103473094A (zh) | 多处理器高安全启动的异构系统及其启动方法 | |
| EP2887223A1 (en) | Memory system, memory module, memory module access method and computer system | |
| CN103605568A (zh) | 一种多线程管理方法及装置 | |
| US10048886B2 (en) | Method and system providing file system for an electronic device comprising a composite memory device | |
| CN101876911B (zh) | 基于PCI/PCIe总线多CPU系统启动方法及模块 | |
| KR101003102B1 (ko) | 멀티 프로세싱 유닛에 대한 메모리 매핑방법, 및 장치 | |
| WO2010122677A1 (en) | Storage apparatus and its program processing method and storage controller | |
| US20190044883A1 (en) | NETWORK COMMUNICATION PRIORITIZATION BASED on AWARENESS of CRITICAL PATH of a JOB | |
| CN104407880A (zh) | 支持硬件非对齐存储访问的risc处理器加载/存储单元 | |
| WO2016202154A1 (zh) | 一种gpu资源的分配方法及系统 | |
| US20150127899A1 (en) | Memory device for interruptible memory refresh | |
| US8671232B1 (en) | System and method for dynamically migrating stash transactions | |
| US20180048559A1 (en) | Apparatus assigning controller and apparatus assigning method | |
| EP2634694B1 (en) | Method and device for information delivery | |
| US20150052328A1 (en) | User-controlled paging | |
| US20150127898A1 (en) | System and memory controller for interruptible memory refresh | |
| US20150039873A1 (en) | Processor providing multiple system images | |
| CN103765399A (zh) | 在多核系统中分配中断的方法和设备 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20131225 |