CN103457629A - Pn码环辅助鉴相电路 - Google Patents

Abstract

本发明涉及一种PN码环辅助鉴相电路，旨在提供一种能够提高码环鉴相和环路相位捕获范围，提高码环对初始相位误差容忍能力的辅助鉴相电路。本发明通过下述技术方案予以实现：用两路分别依次串联相关器电路、积分清零滤波器电路和求绝对值电路共端相连一个减法器组成的PN码环鉴相电路和扩展PN码环鉴相电路，且PN码环鉴相电路和扩展PN码环鉴相电路中各自的两路相关器电路分别相连一个PN码发生器的码序列输出，各自的减法器共同相连一个求解误差电压的加法电路。PN码环鉴相电路和扩展PN码环鉴相电路经加法电路得到误差电压输出。本发明相比现有技术的初始相位，捕获范围提高了3倍，可消除原有鉴相电路具有的在正负半码片范围内的相关副峰。

Description

PN码环辅助鉴相电路

技术领域

本发明涉及一种扩频通信系统中主要用于大相位初始捕获范围的PN码环辅助鉴相电路。

背景技术

扩频接收机中，接收信号经过A／D变换之后进入FPGA，首先进入捕获模块，每一个PN码片时刻都有一个相关值输出，当相关值大于门限表示捕获成功，转入跟踪阶段。在跟踪阶段，PN码发生模块根据码时钟产生模块的时钟信号产生超前、中间、滞后三路PN码，接收信号与三路PN码在鉴相模块分别进行相关，中间一路产生解扩码输出，超前、滞后两路的相关值作差并将结果输出至码时钟产生模块，来调整PN码时钟，从而控制PN码的相位。沿此环路实现本地PN码与接收扩频码的捕获和跟踪，完成信号的解扩输出。鉴相器模块将上述三路PN码与接收信号进行相关运算，中间一路PN码与接收信号相关运算后产生解扩信号并输出；早迟两路PN码与接收信号相关后产生相关值并进行比较，用于控制PN码时钟信号。若早路PN码与接收信号相关值大，则表示本地PN码较接收信号相位提前，需控制PN码时钟信号滞后；若迟路PN码与接收信号相关值较大，则表示本地PN码较接收信号相位落后，需控制PN码时钟信号提前。目前，PN码环路的鉴相结构，通常采用单Δ鉴相结构，该结构下PN码环仅能在本地PN码序列相位与输入PN码序列相位相差小于正负半个码元时完成环路捕获，而PN码快速捕获技术往往很难达到正负半个码元的捕获精度，为了在初始捕获精度超过正负半个码元的情况下实现PN码环路捕获需要采用扣(增)钟或其它等效的方法，将本地PN码序列相位牵引至输入PN码序列相位正负半个码元范围内，这将大大增加电路复杂度和处理流程的复杂度；同时，在信号电平动态较大情况下，为了适应弱电平信号，PN码环路工作门限较低，强电平信号的副相关峰可以导致环路假锁定，在扣(增)钟等牵引算法执行过程中，在未到达本地PN码序列相位与输入PN码序列相位相差小于正负半个码元前，PN码环路假锁定在副相关峰位置。为了判定假锁定需要增加额外电路来进行判定，这将大大增加电路复杂度和处理流程的复杂度，并大大增加平均锁定时间。

发明内容

为了克服现有具有单Δ鉴相结构的PN码环路的上述缺陷，本发明的目的是提供一种能够有效提高码环鉴相范围，并能提高码环对初始相位误差容忍能力，避免PN码环路假锁定情况发生的PN码环辅助鉴相电路。

本发明解决其技术问题所采用的技术方案是：一种PN码环辅助鉴相电路，包括，用于实现正负半个码元范围内鉴相的PN码环鉴相电路和用于实现正负半个码元以外，正负一个半个码元以内鉴相的扩展PN码环鉴相电路，其特征在于，所述PN码环鉴相电路包括，两路分别依次串联相关器电路、积分清零滤波器电路和求绝对值电路共端相连一个减法器组成的PN码环鉴相电路和扩展PN码环鉴相电路，且PN码环鉴相电路和扩展PN码环鉴相电路中各自的两路相关器电路分别相连一个PN码发生器，输出码序列，各自的减法器共同相连一个求解误差电压的电压输出电路，相关电路采用乘法器实现；其中，PN码环鉴相电路将PN码发生器输出的超前半个码元码序列和滞后半个码元码序列的相关积分结果相减得到误差电压，扩展PN码环鉴相电路将PN码发生器输出的超前一个半码元码序列和滞后一个半码元码序列的相关积分结果相减得到误差电压，通过误差电压输出电路求解最终误差电压，输出PN码锁相环的初始相位。

本发明相比于现有技术具有如下有益效果：

本发明相比现有PN码环鉴相电路，辅助PN码环鉴相电路可以提供更宽的相位误差鉴别范围。本发明以不改变零深相位点正负半个码元内跟踪性能为前提，将PN码环鉴相电路和扩展PN码环鉴相电路相结合组成PN码环关键部分的PN码环辅助鉴相电路，有效提高了码环鉴相范围，提高了码环对初始相位误差的容忍能力，相比具有传统鉴相器的PN码锁相环具有辅助PN码环鉴相电路的PN码锁相环的初始相位的捕获范围提高了3倍，容忍的相位初始误差扩大3倍。PN码环鉴相电路提供零深相位点正负半个码元以内的相位误差鉴别功能,并保证稳定、唯一的零深相位点，扩展PN码环鉴相电路提供供零深相位点正负半个码元以外，正负一个半个码元以内的相位误差鉴别功能，可以消除正负一个半码片范围内的相关副峰，避免当码环初始相位误差大于半个码片和小于一个半码片时出现的错锁在副峰的情况。

附图说明

下面结合附图和实施例对本专利进一步说明。

图1是本发明PN码环辅助鉴相电路原理示意图。

图2是PN码环辅助鉴相电路的S曲线示意图。

具体实施方式

在图1描述的PN码环辅助鉴相电路的最佳实施例中，包括将超前半个码元码序列滞后半个码元码序列的相关积分结果相减，得到误差电压的PN码环鉴相电路，将超前一个半码元码序列和滞后一个半码元码序列的相关积分结果相减，得到误差电压的扩展PN码环鉴相电路两部分组成。PN码环鉴相电路由两路相关、两路积分电路、两路求绝对值电路、一个减法器和一个加法器组成。扩展PN码环鉴相电路由两路相关、积分电路和求绝对值电路，一个减法器，以及具有PN码序列移相功能，且可以同时产生4路码序列的PN码产生器组成。

PN码环PN码环鉴相电路主要包括，两路分别依次串联相关器电路、积分清零滤波器电路和两路求绝对值电路共端相连一个减法器组成的PN码环鉴相电路和扩展PN码环鉴相电路，且PN码环鉴相电路和扩展PN码环鉴相电路中各自的两路相关器电路分别相连一路PN码发生器的码序列输出，各自的减法器共同相连一个求解误差电压的电压输出电路，相关电路采用乘法器实现，误差电压输出电路由一个加法器组成。其中，PN码环鉴相电路，用于实现正负半个码元范围内的鉴相；扩展PN码环鉴相电路，用于实现正负半个码元以外正负一个半个码元以内的鉴相。PN码环鉴相电路将超前半个码元码序列滞后半个码元码序列的相关积分结果相减得到误差电压，扩展PN码环鉴相电路将超前一个半码元码序列和滞后一个半码元码序列的相关积分结果相减得到误差电压，两部分电路输出经加法运算后输出误差电压，电压输出电路将PN码环鉴相电路和扩展PN码环鉴相电路求和，求解出最终的误差电压。通过误差电压输出电路求解最终误差电压，输出PN码锁相环的初始相位。

在PN码环PN码环鉴相电路中，下变频后信号由输入信号与本地载波信号相乘得到。PN码环鉴相电路将输入的下变频后信号分为两路，分别与超前半个码元的码序列信号和滞后半个码元的码序列信号相关处理，再分别经过积分清零滤波器进行平滑滤波并提取绝对值，将两路处理结果相减得到误差电压1。PN码环鉴相电路根据PN码序列的自相关特性，如输入信号中的码序列与滞后序列相关性大于输入信号中的码序列与超前序列相关性，误差电压1输出正电压；如输入信号中的码序列与滞后序列相关性小于输入信号中的码序列与超前序列相关性，误差电压1输出负电压。PN码产生器同时产生超前一个半码片，超前半个码片，滞后半个码片，滞后一个半码片四个码序列，码序列用逻辑0、1表示。超前半个码片和滞后半个码片的码序列同时与下变频后信号进行相关运算，相关运算的原理是当码序列为0时相关器输出等于下变频后信号，当码序列为1时相关器输出等于下变频后信号按位取反后加1。相关后信号分别经过积分清零滤波器处理，积分清零滤波器在固定区间内积分，在积分区间截止时，输出该区间的积分值，并清零该积分值开始下一个区间的积分，这里积分用累加代替，积分清零滤波器输出取绝对值，滞后半个码元支路的绝对值输出减去超前半个码元支路的绝对值输出得到误差电压1。

超前一个半码片和滞后一个半码片的码序列同时与下变频后信号进行相关运算，相关运算的原理是当码序列为0时相关器输出等于下变频后信号，当码序列为1时相关器输出等于下变频后信号按位取反后加1。相关后信号分别经过积分清零滤波器处理，积分清零滤波器在固定区间内积分在积分区间截止时输出该区间的积分值并清零该积分值开始下一个区间的积分，这里积分用累加代替，积分清零滤波器输出取绝对值，滞后一个半码元支路的绝对值输出减去超前一个半码元支路的绝对值输出得到扩展误差电压。误差电压1与扩展误差电压相加得到PN码环辅助鉴相电路误差电压输出。在误差电压输出电路中，将PN码环鉴相电路输出与扩展PN码环鉴相电路输出求和得到最终输出相位误差电压。

四个支路的积分清零滤波器积分区间同一控制，清零速率为扩频前原始信息速率的2.1倍。辅助PN码环鉴相电路在环路捕获阶段工作，环路稳定跟踪后，辅助PN码环鉴相电路输出可视为干扰，可以通过将扩展误差电压置零的方式停止扩展PN码环鉴相电路的作用，避免干扰引起PN码环路性能恶化。

图2描述了PN码环辅助鉴相电路的S曲线和相位误差与误差电压关系，这里描述的相位误差是指输入码序列与本地码序列(码产生器中的零深相位点对应码序列)时间上的误差。当相位误差大于0且小于Tc/2，Tc为码周期时，误差电压与相位误差成正比关系，在相位误差电压等于Tc/2时有最大误差电压。当相位误差大于Tc/2且小于3Tc/2时误差电压固定为最大误差电压，当相位误差大于3Tc/2且小于5Tc/2时，误差电压与相位误差成线形关系且在5Tc/2时为零。

上述电路作为PN码环的一部分，可以在可编程门阵列芯片FPGA芯片中实现，也可在ASIC芯片中实现，其结构简单，占用硬件资源较少。

Claims (10)

1.一种PN码环辅助鉴相电路，包括，用于实现正、负半个码元范围内鉴相的PN码环鉴相电路和用于实现正、负半个码元以外，正、负一个半个码元以内鉴相的扩展PN码环鉴相电路，其特征在于，所述PN码环鉴相电路包括，两路分别依次串联相关器电路、积分清零滤波器电路和求绝对值电路共端相连一个减法器组成的PN码环鉴相电路和扩展PN码环鉴相电路，且PN码环鉴相电路和扩展PN码环鉴相电路中各自的两路相关器电路分别相连一个PN码发生器，输出码序列，各自的减法器共同相连一个求解误差电压的电压输出电路，相关电路采用乘法器实现；其中，PN码环鉴相电路将PN码发生器输出的超前半个码元码序列和滞后半个码元码序列的相关积分结果相减得到误差电压，扩展PN码环鉴相电路将PN码发生器输出的超前一个半码元码序列和滞后一个半码元码序列的相关积分结果相减得到误差电压，通过误差电压输出电路求解最终误差电压，输出PN码锁相环的初始相位。

2.按权利要求1所述的PN码环辅助鉴相电路，其特征在于：所述PN码环鉴相电路由两路相关、两路积分电路、两路求绝对值电路、一个减法器和一个加法器组成，相关电路采用乘法器实现。

3.按权利要求1或2所述的PN码环辅助鉴相电路，其特征在于：所述的PN码环鉴相电路将输入的下变频后信号分为两路，分别与超前半个码元的码序列信号和滞后半个码元的码序列信号相关处理，再分别经过积分清零滤波器进行平滑滤波并提取绝对值，将两路处理结果相减得到误差电压1。

4.按权利要求3所述的PN码环辅助鉴相电路，其特征在于：在PN码环鉴相电路中，根据PN码序列的自相关特性，如输入信号中的码序列与滞后序列相关性大于输入信号中的码序列与超前序列相关性，误差电压1为正电压；如输入信号中的码序列与滞后序列相关性小于输入信号中的码序列与超前序列相关性，误差电压1为负电压。

5.按权利要求1所述的PN码环辅助鉴相电路，其特征在于：所述扩展PN码环鉴相电路由两路相关、积分电路和求绝对值电路，一个减法器，以及具有PN码序列移相功能的PN码产生器组成，相关器采用乘法器实现。

6.按权利要求1所述的PN码环辅助鉴相电路，其特征在于：所述的扩展PN码环鉴相电路将输入的下变频后信号分为两路，分别与超前一个半码元的码序列信号和滞后一个半码元的码序列信号相关处理，再分别经过积分清零滤波器进行平滑滤波并提取绝对值，将两路处理结果相减得到误差电压1。

7.按权利要求6所述的PN码环辅助鉴相电路，其特征在于：在PN码环鉴相电路中，根据PN码序列的自相关特性，如输入信号中的码序列与滞后序列相关性大于输入信号中的码序列与超前序列相关性，扩展误差电压为正电压；如输入信号中的码序列与滞后序列相关性小于输入信号中的码序列与超前序列相关性，扩展误差电压为负电压。

8.按权利要求1所述的PN码环辅助鉴相电路，其特征在于：所述误差电压输出电路由一个加法器组成。

9.按权利要求8所述的PN码环辅助鉴相电路，其特征在于：在误差电压输出电路中，将PN码环鉴相电路输出与扩展PN码环鉴相电路输出求和得到最终输出相位误差电压。

10.按权利要求9所述的PN码环辅助鉴相电路，其特征在于：当相位误差大于0且小于Tc/2，Tc为码周期时，误差电压与相位误差成正比关系，在相位误差电压等于Tc/2时有最大误差电压；当相位误差大于Tc/2且小于3Tc/2时误差电压固定为最大误差电压，当相位误差大于3Tc/2且小于5Tc/2时，误差电压与相位误差成线形关系且在5Tc/2时为零。

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