CN103455362A - 一种硬件语言自动转换系统 - Google Patents

Abstract

本发明公开了一种硬件语言自动转换系统，所述转换系统包括词法分析模块，将字符序列转换为tokens，所述字符序列包括Verilog语言中的关键字、标识符、常数、字符串、运算符以及注释符；语法分析与语义检查模块，其中，语法分析基于Bison中规定的Verilog语言的语法规则，识别出Verilog程序中的表达式、语句、过程快、模块等结构，语义检查在语法分析的同时进行；中间表示存储，将得到Verilog源文件的各种结构体，以模块为单位作为中间表示；转换模块，根据Verilog语言与MSVL语言之间的语言转换规则将Verilog语言转换成MSVL语言。

Description

一种硬件语言自动转换系统

技术领域

本发明涉及硬件描述语言Verilog语言技术领域，具体涉及一种硬件语言自动转换系统，用于将Verilog硬件描述程序转换到等价的MSVL代码。

背景技术

软件仿真在硬件设计中有着非常重要的意义，是逻辑设计、验证和性能分析的主要手段。常用商业仿真产品，如Verilog，作为目前应用最广泛的一种硬件描述语言，它是电器电子工程协会（IEEE）标准之一，主要用于数字电子系统设计。该语言允许设计者使用它进行各种级别的逻辑设计，以及对数字逻辑系统进行仿真验证、时序分析、逻辑综合。

目前，使用商业仿真软件已成为IC设计工程师们的首选，但商业仿真软件由于成本过高、使用环境复杂等局限性，不适用于性能分析和系统评测等一般应用。对于一般应用，有针对性的开发专有的仿真软件不仅可以节约成本、简化仿真环境，还能提高仿真速度。

时序逻辑作为一种系统建模与验证工具已广泛应用于软件工程、数字电路设计等领域。投影时序逻辑（PTL）对ITL进行了扩展，而时序逻辑语言MSVL是PTL的一个可执行子集，它是一个集建模（Modeling）、仿真（Simulation）和验证为一体的时序逻辑程序设计语言，它将系统的建模与性质的描述统一于同一逻辑框架内，通过模型检测技术验证系统的性质。与此同时，投影时序逻辑在实时和混合系统，特别是安全危急系统的形式描述和验证方面也是极其有用的。

此外，时序逻辑程序设计语言MSVL的语言结构和Verilog硬件描述语言有很多相似点，很容易产生对应的转换关系。通过实现从Verilog语言向MSVL语言的转化，对转化后的目标程序进行验证，可以实现对Verilog语言形式化模型的抽取，并且可以对该模型进行模型检测，这将大大提高Verilog语言程序的安全性和可靠性。

发明内容

鉴于现有技术的不足，本发明旨在于提供一种硬件语言转换器，实现将Verilog语言自动转换成MSVL语言，以实现对Verilog语言的程序进行仿真验证。

为了实现上述目的，本发明采用的技术方案如下：

一种硬件语言自动转换系统，所述转换器包括：

词法分析模块：设有词法分析器，用于将Verilog源文件转换为tokens，其中，包括Verilog语言中的关键字、数值、字符串、标示符、运算符、间隔符以及注释符；

语法分析与语义检查模块：设有语法分析器，用于识别Verilog语言中的语法结构；其中，在语法分析的同时进行语义检查；

中间存储模块：用于将词法分析、语法分析、语义检查、符号处理后，得到的表示Verilog源文件的中间表示进行存储；

转换程序模块：用于输入所述中间文件，并按照Verilog语言与MSVL语言之间的语言转换规则将Verilog语言转换成MSVL语言。

需要说明的是，所述词法分析器为FLEX词法分析器；所述语法分析器为BISON语法分析器，基于IEEE Standard for Verilog2001标准。

一种使用硬件语言转换系统将Verilog语言转换至MSVL语言的方法，所述方法包括以下步骤：

第一步：将Verilog源程序导入词法分析模块，并将字符序列转换为tokens；其中，所述字符序列包括Verilog语言中的关键字、数值、字符串、标示符、运算符、间隔符以及注释符；

第二步：将所述token流导入语法分析与语义检查模块，识别Verilog语言中的结构，包括基本表达式、语句、块结构以及模块；

第三步：将步骤二得到的中间表示进行存储；

第四步：将所述中间表示作为输入，根据语言转换规则转换成对应的MSVL结构。

需要说明的是，所述基本表达式包括原子表达式、算术表达式、逻辑表达式、条件表达式，时间长度表达式以及边沿信号。

需要说明的是，所述语句包括begin/fork语句块、分支语句、循环控制语句、赋值语句、延时控制语句、电平敏感时间控制语句、边沿触发时间控制语句、任务和函数调用语句、变量声明/定义语句及系统输出语句。

需要说明的是，所述块结构包括initial过程块、always过程快、函数定义以及任务定义。

需要说明的是，所述转换规则包括对基本表达式、语句和块结构转换规则。

需要进一步说明的是，所述基本表达式的转换规则如下：

假设e代表一个原子表达式，x和y是基本表达式：

如果表达式为e，转换为MSVL表达式返回对应的e′；

如果x==y，转换为MSVL语句x=y；

如果表达式为x[+|-|*|/|%|!=]y，转换为MSVL语句x[+|-|*|/|%|!=]y；

如果表达式为x[+|-|*|/|%]=y，转换为MSVL语句x:=x[+|-|*|/|%]y；

如果表达式为x[<|>|<=|>=]y，转换为MSVL语句x[<|>|<=|>=]y；

如果表达式为x[++|--]，转换为MSVL语句x:=x+1或者x:=x-1；

如果表达式为x&&y，转换为MSVL语句x and y；

如果表达式为x||y，转换为MSVL语句x or y；

如果表达式为x[&|||^|<<|>>]y，转换为MSVL语句的谓词调用结构；

如果表达式为(x)，转换为MSVL语句(x)；

如果表达式为#x or#(x)，转换为MSVL语句len(x)；

如果表达式为x为边沿信号，转换为MSVL语句的比较结构；

如果表达式为x,y，转换为MSVL语句的x,y；

语句转换规则如下：

语句由基本表达式+关键字+‘；’组成，假设exp是一个基本表达式，换转函数为getExpString(exp)；

如果语句为exp;，转换为getExprString(exp);；

如果表达式为exp1=exp2;，转换为getExprString(exp1):=getExprString(exp2);；

如果为if_else语句/while语句/case语句，转换为MSVL的if_else/while/case结构；

如果为for/forever语句，转换为MSVL的while结构；

如果为repeat语句，转换的MSVL的for结构；

如果为wait语句，转换为MSVL的await结构；

如果为event/选择语句，转换为MSVL的if_else结构；

如果为delay/begin_end语句，转换为MSVL的顺序结构；

如果为fork_join语句，转换为MSVL的并行结构；

如果为系统输出语句，转换为MSVL的output结构；

如果为函数/任务调用语句，转换为MSVL的函数调用结构；

如果为类型声明/定义语句，转换为MSVL的变量声明/定义结构；

statement是一个语句；block是一个块结构，它由多条语句组成，对块结构进行转换规则如下：

如果为initial块，转换为MSVL的顺序结构；

如果为always块，转换为MSVL的while结构。

在上述技术方案的基础上，逐模块递归的对每个结构进行转换，直到文件所有模块转化完毕。

本发明有益效果在于，将Verilog语言转换成MSVL语言。通过对不同存储结构的转化定义，实现对Verilog程序的转换，得到的等价的MSVL语言同样可以执行程序仿真。同时，可以将需要验证的性质用MSVL的命题逻辑表示。Verilog程序转换为MSVL程序后，模型构造与性质描述使用同一种语言，使得建模与验证在同一逻辑框架下进行，方便地实现对Verilog语言程序的模型检测。

其次，MSVL的建模和模型检测方法的逻辑基础是属于形式化方法的时序逻辑，本发明通过实现Verilog程序向MSVL程序转换，实现了用形式化的方法进行模型检测，保证了Verilog程序所建模型验证和检测的有效性和可靠性。

附图说明

图1为本发明硬件语言转换器的流程示意图；

图2为Verilog语言程序词法分析与语法分析的关系图。

具体实施方式

下面将结合附图对本发明作进一步的描述。

如图1、图2所示，本发明为一种硬件语言自动转换系统，所述转换系统包括：

词法分析模块：设有词法分析器，用于将Verilog源文件转换为tokens，其中，包括Verilog语言中的关键字、数值、字符串、标示符、运算符、间隔符以及注释符；

语法分析与语义检查模块：设有语法分析器，用于识别Verilog语言中的语法结构；其中，在语法分析的同时进行语义检查；

中间存储模块：用于将词法分析、语法分析、语义检查、符号处理后，得到表示Verilog源文件的中间表示，对所述中间文件进行存储；

转换程序模块：用于输入所述中间文件，并按照Verilog语言与MSVL语言之间的语言转换规则将Verilog语言转换成MSVL语言。

需要说明的是，所述词法分析器为FLEX词法分析器；所述语法分析器为BISON语法分析器，基于IEEE Standard for Verilog2001标准。

一种使用硬件语言自动转换系统将Verilog语言转换成MSVL语言的方法，所述方法包括以下步骤：

第一步，将Verilog源程序导入词法分析模块，该步骤包括将字符序列转换为tokens，所述字符序列包括Verilog语言中的关键字、数值、字符串、标示符、运算符、间隔符以及注释符；

其中，经过词法分析，从Verilog程序中的头文件部分获取所要调用的子模块；

至此，通过词法分析器，实现了对源语言Verilog语言的程序进行词法分析的功能。

第二步，将第一步得到的token流导入语法分析与语义检查模块，该步骤基于bison中所规定的Verilog语言的语法规则，识别出Verilog语言中的结构，包括基本表达式、语句、块结构，以及模块；

如图1所示，对输入的Verilog程序用词法分析器实现词法分析，生成的token流作为bison语法分析器的输入，语法分析程序根据Verilog语言的语法规则，识别出verilog中的语句、块结构、模块等结构。

第三步，将第二步得到的中间表示进行存储。每一种类型存储在特定的类型定义中。

第四步，将第三步的中间表示作为输入，根据相应的转换规则转换成对应的MSVL结构；

需要说明的是，语法分析模块中所述的Verilog语言中的结构包括：1、原子表达式：包括常量、变量；

2、基本表达式：包括原子表达式、算术表达式、逻辑表达式、条件表达式，时间长度表达式，边沿信号；

3、语句：包括begin/fork语句块、分支语句、循环控制语句、赋值语句、延时控制语句、电平敏感时间控制语句、边沿触发时间控制语句、任务和函数调用语句、变量声明/定义语句及系统输出语句；

4、块结构：包括initial过程块、always过程快、函数定义、任务定义；

5、模块。

需要说明的是，定义转换规则包括定义对基本表达式转换规则、语句转换规则和块结构转换规则。

对基本表达式进行转化：

假设e代表一个原子表达式，x和y是基本表达式：

如果表达式为e，转换为MSVL表达式返回对应的e′（e与e′不一定一样）；

如果x==y，转换为MSVL语句x=y；

如果表达式为x[+|-|*|/|%|!=]y，转换为MSVL语句x[+|-|*|/|%|!=]y；

如果表达式为x[+|-|*|/|%]=y，转换为MSVL语句x:=x[+|-|*|/|%]y；

如果表达式为x[<|>|<=|>=]y，转换为MSVL语句x[<|>|<=|>=]y；

如果表达式为x[++|--]，转换为MSVL语句x:=x+1或者x:=x-1；

如果表达式为x&&y，转换为MSVL语句x and y；

如果表达式为x||y，转换为MSVL语句x or y；

如果表达式为x[&|||^|<<|>>]y，转换为MSVL语句的谓词调用结构；

如果表达式为(x)，转换为MSVL语句(x)；

如果表达式为#x or#(x)，转换为MSVL语句len(x)；

如果表达式为x为边沿信号，转换为MSVL语句的比较结构；

如果表达式为x,y，转换为MSVL语句的x,y；

对语句进行转化：

如果语句为exp;，转换为getExprString(exp);；

如果表达式为exp1=exp2;，转换为getExprString(exp1):=getExprString(exp2);；

如果为if_else/while/case语句，转换为MSVL的if_else/while/case结构；

如果为for/forever语句，转换为MSVL的while结构；

如果为repeat语句，转换的MSVL的for结构；

如果为wait语句，转换为MSVL的await结构；

如果为event/选择语句，转换为MSVL的if_else结构；

如果为delay/begin_end语句，转换为MSVL的顺序结构；

如果为fork_join语句，转换为MSVL的并行结构；

如果为系统输出语句，转换为MSVL的output结构；

如果为函数/任务调用语句，转换为MSVL的函数调用结构；

如果为类型声明/定义语句，转换为MSVL的变量声明/定义结构；

对块结构进行转化：

如果为initial块，转换为MSVL的顺序结构；

如果为always块，转换为MSVL的while结构；

分别逐模块递归对每个结构进行转化，直到文件中所有模块转化完毕。

Claims (7)

1.一种硬件语言自动转换系统，其特征在于，所述转换系统包括：

词法分析模块：设有词法分析器，用于将Verilog源文件转换为tokens，其中，包括Verilog语言中的关键字、数值、字符串、标示符、运算符、间隔符以及注释符；

语法分析与语义检查模块：设有语法分析器，用于识别Verilog语言中的语法结构；其中，在语法分析的同时进行语义检查；

中间存储模块：用于将词法分析、语法分析、语义检查、符号处理后，得到的表示Verilog源文件的中间表示进行存储；

转换程序模块：用于输入所述中间文件，并按照Verilog语言与MSVL语言之间的语言转换规则将Verilog语言转换成MSVL语言。

2.一种使用根据权利要求1所述的转换系统将Verilog语言转换至MSVL语言的方法，其特征在于，所述方法包括以下步骤：

第一步：将Verilog源程序导入词法分析模块，并将字符序列转换为tokens；其中，所述字符序列包括Verilog语言中的关键字、数值、字符串、标示符、运算符、间隔符以及注释符；

第二步：将所述token流导入语法分析与语义检查模块，识别Verilog语言中的结构，包括基本表达式、语句、块结构以及模块；

第三步：将步骤二得到的中间表示进行存储；

第四步：将所述中间表示作为输入，根据语言转换规则转换成对应的MSVL结构。

3.根据权利要求2所述的Verilog语言转换至MSVL语言的方法，其特征在于，所述基本表达式包括原子表达式、算术表达式、逻辑表达式、条件表达式，时间长度表达式以及边沿信号。

4.根据权利要求3所述的Verilog语言转换至MSVL语言的方法，其特征在于，所述语句包括begin/fork语句块、分支语句、循环控制语句、赋值语句、延时控制语句、电平敏感时间控制语句、边沿触发时间控制语句、任务和函数调用语句、变量声明/定义语句及系统输出语句。

5.根据权利要求3所述的Verilog语言转换至MSVL语言的方法，其特征在于，所述块结构包括initial过程块、always过程快、函数定义以及任务定义。

6.根据权利要求2所述的Verilog语言转换至MSVL语言的方法，其特征在于，所述转换规则包括对基本表达式、语句和块结构转换规则。

7.根据权利要求2或6所述的Verilog语言转换至MSVL语言的方法，其特征在于，所述基本表达式的转换规则如下：

假设e代表一个原子表达式，x和y是基本表达式：

如果表达式为e，转换为MSVL表达式返回对应的e′；

如果x==y，转换为MSVL语句x=y；

如果表达式为x[+|-|*|/|%|!=]y，转换为MSVL语句x[+|-|*|/|%|!=]y；

如果表达式为x[+|-|*|/|%]=y，转换为MSVL语句x:=x[+|-|*|/|%]y；

如果表达式为x[<|>|<=|>=]y，转换为MSVL语句x[<|>|<=|>=]y；

如果表达式为x[++|--]，转换为MSVL语句x:=x+1或者x:=x-1；

如果表达式为x&&y，转换为MSVL语句x and y；

如果表达式为x||y，转换为MSVL语句x or y；

如果表达式为x[&|||^|<<|>>]y，转换为MSVL语句的谓词调用结构；

如果表达式为(x)，转换为MSVL语句(x)；

如果表达式为#x or#(x)，转换为MSVL语句len(x)；

如果表达式为x为边沿信号，转换为MSVL语句的比较结构；

如果表达式为x,y，转换为MSVL语句的x,y；

语句转换规则如下：

语句由基本表达式+关键字+‘；’组成，假设exp是一个基本表达式，换转函数为getExpString(exp)；

如果语句为exp;，转换为getExprString(exp);；

如果表达式为exp1=exp2;，转换为getExprString(exp1):=getExprString(exp2);；

如果为if_else语句/while语句/case语句，转换为MSVL的if_else/while/case结构；

如果为for/forever语句，转换为MSVL的while结构；

如果为repeat语句，转换的MSVL的for结构；

如果为wait语句，转换为MSVL的await结构；

如果为event/选择语句，转换为MSVL的if_else结构；

如果为delay/begin_end语句，转换为MSVL的顺序结构；

如果为fork_join语句，转换为MSVL的并行结构；

如果为系统输出语句，转换为MSVL的output结构；

如果为函数/任务调用语句，转换为MSVL的函数调用结构；

如果为类型声明/定义语句，转换为MSVL的变量声明/定义结构；

statement是一个语句；block是一个块结构，它由多条语句组成，对块结构进行转换规则如下：

如果为initial块，转换为MSVL的顺序结构；

如果为always块，转换为MSVL的while结构。

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