CN103729289A - 一种利用图式标明hpd逻辑可靠性的方法 - Google Patents

Abstract

本发明公开一种利用图式标明HPD逻辑可靠性的方法，包括由Verilog语言描述的逻辑功能模块，首先建立一个图式文件，然后将逻辑功能模块中的所有信号类型用相应的信号图式符号进行表示，逻辑关系用相应的关系图式符号表示，且每个信号图式符号之间仅存在唯一的引用关系，对重复的内容建立连接子图，最终得到一个无闭环的树形逻辑关系图式。本发明建立了HPD可靠性验证的并发逻辑图式方法，可以将逻辑的代码转化成无闭环的树形单向结构，它是从逻辑可靠性的角度出发，将对逻辑功能正确性的影响较大的逻辑元素之间的相互关联以及并发情况直观地、规范地表达出来。通过验证图式中逻辑元素交互情况的正确性，来指导进一步的逻辑可靠性验证工作。

Description

一种利用图式标明HPD逻辑可靠性的方法

技术领域

本发明涉及HPD逻辑的验证技术领域，特别是针对用Verilog语言描述的逻辑的可靠性验证。

背景技术

并发性是HPD逻辑的主要特点，并发的HPD逻辑容易出现竞争、死锁等不确定性问题，例如同时访问同一个资源、进程阻塞或某个状态达不到。因此，HPD逻辑的可靠性验证首先需要关注其并发性，然后验证由并发引起的竞争、死锁等不确定性问题对HPD逻辑的影响。

目前，HPD逻辑的可靠性验证方法主要有仿真验证、模型检测（形式化验证）和动态故障树分析验证。仿真一直是HPD逻辑可靠性验证的主要手段，仿真验证的目标是尽可能覆盖所有逻辑功能的语句、分支、表达式和条件等，由于目前的仿真和硬件测试方法的覆盖率很难满足核安全级的全面覆盖的要求，从而难以保证其可靠性。

基于模型检测的形式化验证方法利用时态逻辑来表达HPD的并发性，在时态逻辑中，时间并不是显式地表述，相反，在公式中可能会描述某个指定状态最终（eventually）会到达，或者会描述某个错误状态从不（never）进入。性质eventually，never可以用时态算子说明，这些算子也可以和逻辑连接词（∨、∧、

）结合在一起或嵌套使用，构成更复杂的时态逻辑公式来描述并验证并发系统的性质。动态故障树的基础是布尔类元素和与/或等逻辑门，与HPD逻辑的特性十分相符。动态故障树以静态故障树为基础，引入了动态逻辑门。动态故障树分析方法综合了故障树分析方法和马尔科夫模型两者的优点，并采用二元决策图法和马尔可夫过程方法求解，可以获得HPD逻辑的可靠性情况。动态故障树方法主要面向复杂的实现层面的对象，而不是分布式架构。动态故障树是一种通用的方法，对高并发逻辑的描述比较困难。

发明内容

为解决现有技术主中HPD逻辑的可靠性验证比较困难的问题，本发明提供一种利用图式显示HPD逻辑功能块中各元素之间逻辑关系的方法，具体方案如下：一种利用图式标明HPD逻辑可靠性的方法，包括由Verilog语言描述的逻辑功能模块，其特征在于，首先建立一个图式文件，然后在图式文件中进行如下操作：

步骤1、将逻辑功能模块中的所有信号类型用相应的信号图式符号进行表示；

步骤2、将逻辑功能模块中的阻塞赋值关系、非阻塞赋值关系和约束关系分别用相应的关系图式符号替换，根据逻辑功能模块的输出来反推各信号类型的连接关系，然后在图式文件中从结尾逐级向上用相应的关系图式符号对各信号图式符号进行连接；

步骤3、在连接过程中，出现两个或两个以上的下级信号图式符号与同一个上级信号图式符号连接的情况时，复制此上级信号图式符号并分别与相应的下级信号图式符号建立连接关系；

步骤4、在相同或不同层级的信号图式符号出现重复时，对类型为变量的重复信号图式符号用重用图式符号进行标明，同时建立针对此信号图式符号的下级连接图式的连接子图，连接子图用带有对应调用图式符号的此信号图式符号标识；

步骤5、建立一个表示最终逻辑输出的功能信号图式，然后与图式文件中涉及到输出的信号图式符号连接，得到逻辑功能模块无闭环的树形逻辑关系图式。

为获取信号图式符号的时序信息：所述信号图式符号中，当一个关系图式符号两端的信号图式符号相同时，分别对相应的信号图式符号进行时域标识。

为获取信号图式符号的重要度信息：所述信号图式符号中包含有重要度信息，所述重要度信息根据各信号图式符号在图式文件中的出现次数、层级和加权系数的乘积得到。

为对信号进行针对处理：所述的变量不包括在图式上结构已知或固定的输入信号类型、保持信号类型和自运算信号类型。

为简化图式文件：当同一个信号图式符号连接有两个相同的信号图式符号时，删除多余的重复信号图式符号仅保留一个。

本发明建立了HPD可靠性验证的并发逻辑图式方法，可以将逻辑的代码转化成无闭环的树形单向结构，它是从逻辑可靠性的角度出发，将对逻辑功能正确性的影响较大的逻辑元素之间的相互关联以及并发情况直观地、规范地表达出来。通过验证图式中逻辑元素交互情况的正确性，来指导进一步的逻辑可靠性验证工作。本发明中图式文件可通过对用规范化的Verilog语言开发的逻辑功能模块的转换获得，完成后的图式文件可用于需求、设计和实现阶段。本发明的图式方法可与形式化方法配合使用，在概要设计阶段进行系统化验证。通过重用/调用图式，使重复出现的信号类型得到简化，对重复的变量信号建立连接子图，并用重用和调用符号建立连接子图与上层图式之间的关系，大大简化了复杂模块或大规模程序的表示。本发明适用符合Verilog语言规范的同步逻辑功能模块，该逻辑由以下几部分组成：模块首行（module module_name开头）、端口定义、I/O说明、内部信号声明（wire/reg）和功能定义(assign块或always块)、结束行（endmodule）。

附图说明

图1本发明的信号处理和分析流程示意图；

图2本发明的步骤流程图；

图3逻辑功能模块中的信号类型转化为信号图式符号的示意图；

图4本发明中的信号图式符号和关系图式符号示意图；

图5本发明的图式文件带有重复信号类型和连接子图时的示意图；

图6带有时序信息的信号图式符号；

图7带有重要度的信号图式符号。

具体实施方式

如图1、2所示，本发明的利用图式标明HPD逻辑可靠性的方法，包括由Verilog语言描述的逻辑功能模块，首先用图形工具软件建立一个图式文件，如visio，，然后在图式文件中进行如下操作：

101、将逻辑功能模块中的所有信号类型用相应的信号图式符号进行表示；

在Verilog的逻辑功能模块中信号类型包括I/O端口信号和内部信号，信号的数据类型有reg型、wire型、integer型和parameter型，前两类信号为变量信号，后两者数据类型的信号为常量信号。

表1为本发明涉及的Verilog语言描述的逻辑功能模块部分内容；

端口信号一般位于程序首行起的第一个括号内，且为逗号或右括号之前的非空字段。如表1中的“output reg debounce_out);”内的debounce_out。

而内部信号位于reg或wire之后，且为分号或运算符之前的非空字段，包括一个或多个信号，多个信号之间用逗号隔开。如表1中的“reg[15:0]sample_time_cnt1,sample_time_cnt2;”中的sample_time_cnt1和sample_time_cnt2。

输入信号是位于表1首行起的第一个括号内，且在input之后、逗号或右括号之前的非空字段。如“input wire clk,”中的clk。

保持信号或自运算符号指赋值符号两端相同时的赋值符号右端的信号。即表1中的：“sample_time<=sample_time;”或“sample_time<=sample_time+1'b1;”。

常量信号是指用常数表示的信号。如表1中的：“debounce_out<=1'b0;”。

102、将源程序逻辑功能模块中的阻塞赋值关系、非阻塞赋值关系和约束关系分别用相应的关系图式符号替换，根据逻辑功能模块的输出来反推各信号类型的连接关系，然后并在图式文件中从结尾逐级向上用相应的关系图式符号将对各信号图式符号进行连接；

如图3、4所示，对整个逻辑功能模块中的所有逻辑代码进行扫描，逐一找出所有信号类型，信号类型在Verilog语言中体现在逻辑功能模块中的assign声明语句或always块内，assign声明语句或always块用来定义逻辑的功能，包括一个或多个信号的赋值和约束情况。assign声明语句或always块的一般是从assign声明语句或always功能块开始直到遇到一个空行之间的内容。

根据该assign声明语句或always块内各信号类型的逻辑关系，建立各信号图式符号的连接关系，建立连接时，从逻辑功能模块的各输出信号开始向回逐级反推各信号类型之间的连接，即输出信号→与其连接的当前各信号类型→与当前各信号类型连接的上一级信号类型→与上一级信号类型连接的上上一级信号类型……，各信号类型在其上一级无连接信号类型时终止，根据由逻辑功能模块中分析出的连接关系，在图式文件中同样由表示输出信号的信号图式符号开始逐渐向上建立相应信号图式符号之间的连接关系。采用反推的方式建立图式文件中各信号图式符号的连接关系，易于分析并形成最终的树形结构，本发明相当于是从树形结构的未端开始向主干进行连接。

在Verilog语言的逻辑功能模块中，信号类型的连接关系包括由“<=”符号连接的非阻塞赋值信号，由“=”符号连接的阻塞赋值信号，以及在if或case之后括号内对信号类型进行赋值的约束条件，然后将图式文件中各信号图式符号分别用相应的关系图式符号连接，使图式文件中各信号图式符号及其连接关系与逻辑功能模块一一对应。

103、在连接过程中，出现两个或两个以上的下级信号图式符号与同一个上级信号图式符号连接的情况时，复制此上级信号图式符号并分别与相应的下级信号图式符号建立连接关系。

由于Verilog生成的逻辑功能模块是一个并行的网状结构，因此会出现多个信号图式符号引用同一个信号图式符号的现象，这就是其产生交叉网状结构的原因，为避免上述情况并提供清晰的图式文件，本发明在多个信号图式符号引用同一个信号图式符号时，将被引用的信号图式符号进行复制，并针对每一个引用的信号图式符号建立一个连接，这样就避免了交叉现象，而呈树形或线形结构。

104、在相同或不同层级的信号图式符号出现重复时，对类型为变量的重复信号图式符号用重用图式符号进行标明，同时建立针对此信号图式符号的下级连接图式的连接子图，连接子图用带有对应调用图式符号的此信号图式符号标识。

Verilog语言中的信号类型包括变量信号类型和常量信号类型，其中影响逻辑结果的只有变量信号，而其中的输入信号、保持信号/自运算信号或常量信号，由于不需要建立分支，因为此类变量对逻辑的最终输出结果不会产生意外影响，因此仅有一个自身的连接关系，其上级不会再有分支，而变量信号类型会根据结果生成相应的分支，针对没有重复的信号图式符号来说，建立其分支不影响图式文件的整体效果，但多个重复的信号图式符号都带有同样的分支，则会影响图式文件的显示效果，因此需要针对多个同样信号类型、同样分支的信号图式符号进行简化处理，本发明利用重用图式符号对所有重复的同样信号图式符号进行标识，然后针对此类信号图式符号建立一个供所有同样信号图式符号引用的连接子图，连接子图中包括此信号图式符号的分支结构，同时用带有调用图式符号的此信号图式符号表明引用和被引用两者之间的关系，通过上述简化后，整个图式文件中所有重复的信号图式符号仅保留其信号图式符号，而不带任何分支，大大简化了图式文件的复杂度。

如图5中的label信号图式符号和sample_in信号图式符号，同时建立针对此变量图式符号下级连接图式的连接子图，连接子图用带有调用图式符号的变量图式符号标识，如图5带调用图式符号的label信号图式符号和sample_in信号图式符号，在对某一信号图式符号建立连接子图时，应在此信号图式符号首次出现重复时开始建立连接子图，当此信号图式符号用重用符号表示时，在图式文件中不再建立该信号图式符号的任何连接关系，仅在该信号图式符号的连接子图中建立此信号图式符号的下级各信号图式符号的连接关系。

由于未出现重复信号图式符号前，并不知道是否会重复，因此各信号图式符号的下级分支会正常连接，一旦在处理过程中出现重复，则在图式文件中将该重复的信号图式符号以及该信号图式符号之后的所有信号图式符号复制到相应的连接子图中，并删除首次出现的该信号图式符号之后的所有分支符号，再将该重复信号图式符号及首次出现的该信号图式符号用重用符号进行标示，并在相应的连接子图中用调用符号对该重复信号图式符号进行标示。当再次出现此信号图式符号时，直接对其标注重用符号。如图5所示，sample_in信号重复出现时，对其标注重用符号，然后建立相应的连接子图。

105、建立一个表示最终逻辑功能输出的功能信号图式符号，并与图式文件中涉及到输出的信号图式符号连接，得到源程序逻辑功能模块的无闭环的树形逻辑关系图式。

由于大部分逻辑是多输入和多输出的，逻辑功能正确则要求所有输出都正确，因此一个逻辑功能模块的输出信号会有多个，为方便查看图式文件中的最终逻辑输出结果，本发明在图式文件上增加一个功能输出图式符号来表示图式文件的逻辑输出，具体的图符形式与信号图式符号相同，整个图式文件中所有表示输出信号的信号图式符号都与其连接，如图5中的aout为功能信号图式符号，而debounce_out表示图式文件中的输出信号。

本发明通过上述步骤建立了一个能够直接表示Verilog语言构成的逻辑功能模块的图式文件，此图式文件包括由各信号图式符号构成的主图，以及由各重复信号图式符号构成的连接子图，在图式文件中包括了各信号图式符号之间的阻塞赋值、非阻塞赋值、约束和重用/调用关系。

如图6所示，为进一步了解与各信号图式符号对应的信号类型的时序信息，所述信号图式符号中，当非阻塞关系图式符号两端的信号图式符号相同时，分别对相应的信号图式符号进行时域标识。

由于Verilog中的并发信号可以实现阻塞赋值和非阻塞赋值，在信号的延迟与不延迟状态时有下述两种现象，当非阻塞赋值符号前后信号相同时，这两个信号由于延时原因处于两个不同的时域，因此将非阻塞赋值符号之后的信号标记为区别于非阻塞赋值符号之前的信号的标记，并在信号图式符号中进行有区别的标识，如用01表示前一时刻的信号，不标注则表明是当前时刻的信号，如图6、7所示。

如图1、7所示，如仅需要表示图式，则处理到图1中虚线框中标注的结束处即可，如果想进一步了解信号的信息，本发明在图式中增加了相应的重要度等信息，图7中的4即为此信号图式符号的重要度。所述信号图式符号中包含有重要度信息，所述重要度信息根据各信号图式符号在图式文件中的出现次数、层级和加权系数的乘积得到。

信号的重要度是指对逻辑可靠性的影响程度，即信号对功能输出正确性的影响程度。本发明中的加权系数考虑了信号类型的变化情况，由于输入、输出、复位（rst）、置位（st）、时钟（clk）、脉冲（puls）、定期试验（test）、常数、自运算和保持信号属于常规的简单逻辑，缺陷很少发生，假如存在缺陷，通过人工审查便可识别并改正，因此这些信号对逻辑可靠性的重要程度极小，所以将这些信号的加权系数设置为低于其他信号(均为内部信号)的值。例如，可将上述常规的简单逻辑信号的加权系数设为0，其他信号的加权系数设为1。本文明中的重要度I采用加权系数A×出现次数N×所在层级L得到。各信号图式符号的出现次数包括在图式中以及相应的连接子图中的次数，如表1中N-sample_time_cnt=2×1×2+2×2=8；N-sample_in=2×2=4；N-sample_time=2。层级是信号类型与最终输出或功能输出之间的赋值符号或约束符号的个数，重复出现的信号类型取最大的层级，如表1中L-sample_time_cnt=6；L-sample_in=4；L-sample_time=2。

以上所述仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例公开如上，然而并非用以限定本发明，任何熟悉本专利的技术人员在不脱离本发明技术方案范围内，当可利用上述提示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明方案的范围内。

Claims (5)

1.一种利用图式标明HPD逻辑可靠性的方法，包括由Verilog语言描述的逻辑功能模块，其特征在于，首先建立一个图式文件，然后在图式文件中进行如下操作：

步骤1、将逻辑功能模块中的所有信号类型用相应的信号图式符号进行表示；

步骤2、将逻辑功能模块中的阻塞赋值关系、非阻塞赋值关系和约束关系分别用相应的关系图式符号替换，根据逻辑功能模块的输出来反推各信号类型的连接关系，然后在图式文件中从结尾逐级向上用相应的关系图式符号对各信号图式符号进行连接；

步骤3、在连接过程中，出现两个或两个以上的下级信号图式符号与同一个上级信号图式符号连接的情况时，复制此上级信号图式符号并分别与相应的下级信号图式符号建立连接关系；

步骤4、在相同或不同层级的信号图式符号出现重复时，对类型为变量的重复信号图式符号用重用图式符号进行标明，同时建立针对此信号图式符号的下级连接图式的连接子图，连接子图用带有对应调用图式符号的此信号图式符号标识；

步骤5、建立一个表示最终逻辑输出的功能信号图式，然后与图式文件中涉及到输出的信号图式符号连接，得到逻辑功能模块无闭环的树形逻辑关系图式。

2.如权利要求1所述的方法，其特征在于，所述信号图式符号中，当一个关系图式符号两端的信号图式符号相同时，分别对相应的信号图式符号进行时域标识。

3.如权利要求1所述的方法，其特征在于，所述信号图式符号中包含有重要度信息，所述重要度信息根据各信号图式符号在图式文件中的出现次数、层级和加权系数的乘积得到。

4.如权利要求1所述的方法，其特征在于，所述的变量不包括在图式上结构已知或固定的输入信号类型、保持信号类型和自运算信号类型。

5.如权利要求1所述的方法，其特征在于，所述步骤4中，当同一个信号图式符号连接有两个相同的信号图式符号时，删除多余的重复信号图式符号仅保留一个。

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