CN103455283B - 一种混合存储系统 - Google Patents

Abstract

一种混合存储系统，属于计算机存储领域，解决现有混合存储系统需要多个控制器且各控制器所控制的存储介质单一导致的系统复杂和成本高的问题。本发明由N个存储器和一个控制器构成，每个存储器包括控制器通信模块、存储介质和存储器信息模块；控制器包括主机通信模块、负载控制模块、阵列控制模块、地址映射模块、存储器控制模块和缓存。控制器能够识别主机到达的读写请求并判断写请求的冷热程度与大小，进行负载控制，实现多种存储器的混合存储，由于存储器为存储介质芯片和简单的信息存储芯片，降低混合存储系统替换成本；利用控制器中的阵列控制模块进行数据恢复，提高混合存储系统性能和寿命，降低混合存储系统组建以及使用的成本。

Description

一种混合存储系统

技术领域

本发明属于计算机存储领域，具体涉及一种混合存储系统。

背景技术

存储系统是计算机系统的一个重要组成部分。近几十年，计算机硬件技术的各个领域都在高速发展，处理器性能和内存容量都提升了近千倍，而存储器也不断地提高速度和容量，但是由于传统机械硬盘的自身局限性，使得硬盘的读写速度提升难度越来越大，存储系统的瓶颈愈显突出。

闪存(FLASHMemory)是一种电可擦除的非易失性半导体存储器，尤其与非型闪存(NANDFLASH)具有存储密度大、功耗低以及抗震性能好等优点，所以基于闪存的固态存储器(SolidStateDrive，SSD)应运而生，SSD恰好弥补了机械硬盘的诸多不足，能够提供高速度、低功耗以及抗震耐摔等优良特性，是解决目前存储领域发展难题的方案之一。

然而，目前SSD有三大制约因素：(1)由于闪存介质是通过对浮栅中注入或擦除电荷来存储信息，这种反复的注入和擦除电荷的操作会使其工作变得不稳定，从而使得擦除一定次数后无法继续用来存储数据。随着多层存储单元(Multi-LevelCell，MLC)的应用以及制程的降低，虽然闪存成本逐渐下降，但闪存存储单元容许的擦除次数不断降低，目前25nm工艺的MLC闪存的擦除次数只有3000次，这意味着闪存的使用寿命十分有限。(2)由于闪存具有页读写、块擦除，先擦除后写的特性，所以闪存的读写速度并不一致，让基于闪存的固态存储器在一些应用中性能并不理想。(3)目前闪存芯片比机械硬盘的存储单位价格要高出约一个数量级，由于闪存的特性，为了在其成本与可靠性上进行平衡并以不损失速度为代价，SSD需要更完善的控制器。控制器成本已经占SSD成本的30％以上。

随着时间推移，固态存储系统并不局限于闪存作为存储介质，也可采用相变随机存储器(PCM)等其他非易失性存储介质。PCM利用硫族化合物在不同相态下电阻率不同来存储数据，能够按位寻址，读写速率比闪存快两个数量级。这类半导体存储器没有NANDFLASH的不足，并且读写速率更高，然而由于目前工艺问题，PCM的位存储成本比闪存更高。

现场可编程门阵列(FPGA)作为一种专用集成电路(ASIC)领域的一种半定制电路，具有设计周期短、开发费用低、风险小等优势，并且内部有丰富的逻辑资源，可以通过编写硬件描述语言综合各种硬件功能器件。特别是基于静态随机存储器(SRAM)编程技术的FPGA，其内部全部或部分逻辑资源可以实现动态的功能变换，所谓可重构技术，能够很好的节省FPGA内部逻辑资源空间，减少能耗，同时降低产品成本。

随着各类半导体存储器件的发展，存储架构将会发展为采用各类半导体存储器构成的固态存储系统与传统硬盘混合使用的混合存储系统。现有混合存储系统采用SSD与磁盘混合使用，SSD用于作为磁盘的缓存，见“混合存储系统将推动固态硬盘应用”，《电脑迷》，2010.11；惠普公司将全闪存阵列服务器与SAS硬盘服务器在软件层进行融合，达到高性能、高容量的分层存储，见《中国金融电脑》，2012.5。它们均需要多个控制器进行处理，且控制器对于写入数据控制不合理，不能发挥SSD的优势，在磁盘或者SSD失效时，替换成本高，存储系统的升级和功耗成本会非常不理想。PCM加入存储系统以后，异构存储介质的控制变得非常复杂，而混合存储系统失效后的替换成本居高不下，因此，市场未没有出现使用PCM等新型存储介质的混合存储产品。市场急需一种高性能、低成本的混合存储系统。

为便于理解本发明，以下对有关概念进行解释：

闪存的层次：闪存由六个层次组成：通道(Channel)、闪存芯片(chip)、晶圆(die)、分组(plane)、块(block)、页(page)；为了提升闪存的速度与容量，通常将多个闪存芯片构成一个通道(Channel)，一个或多个通道构成闪存。

闪存芯片结构如图7所示，每个闪存芯片内部有多个晶圆，每个晶圆内部有多个分组，每个分组内部有多个块，每个块内部有多个页。

RAID0:RAID0又称为Stripe或Striping，它代表了所有RAID级别中最高的存储性能。RAID0提高存储性能的原理是把连续的数据分散到多个磁盘上存取，这样，系统有数据请求就可以被多个磁盘并行的执行，每个磁盘执行属于它自己的那部分数据请求。RAID0没有冗余或错误修复能力，成本低，要求至少两个磁盘，一般只是在那些对数据安全性要求不高的情况下才被使用。

RAID1：RAID1又称为镜像(Mirror或Mirroring)，它的宗旨是最大限度的保证用户数据的可用性和可修复性。RAID1的操作方式是把用户写入硬盘的数据百分之百地自动复制到另外一个硬盘上，成为镜像数据。由于对存储的数据进行百分之百的备份，在所有RAID级别中，RAID1提供最高的数据安全保障，但磁盘利用率为50％，故成本最高。Mirror虽不能提高存储性能，但由于其具有的高数据安全性，使其尤其适用于存放重要数据，如服务器和数据库存储等领域。

RAID5：RAID5是一种存储性能、数据安全和存储成本兼顾的存储解决方案。RAID5至少需要使用3块硬盘组建，当有数据写入时，将数据分成两个部分，同时将两部分数据进行异或运算，形成冗余数据作为校验值，两份数据和一份校验值交错存放在多块磁盘中，当其中1块硬盘出现损坏的时候,从另外2块硬盘上存储的数据可以计算出第3块硬盘的数据内容。

RAID5可以为系统提供数据安全保障，但保障程度要比RAID1低而磁盘空间利用率要比RAID1高。RAID5具有和RAID0相近似的数据读取速度，只是多了一个奇偶校验信息，写入数据的速度比对单个磁盘进行写入操作稍慢。同时由于多个数据对应一个奇偶校验信息，RAID5的磁盘空间利用率要比RAID1高，存储成本相对较低。

发明内容

本发明提供一种混合存储系统，其包括多种存储器和单独控制器，解决现有混合存储系统需要多个控制器且各控制器所控制的存储介质单一导致的系统复杂和成本高的问题。

本发明所提供的一种混合存储系统，由N个存储器和一个控制器构成，N＝1～128，其特征在于：

A.每个存储器包括控制器通信模块、存储介质和存储器信息模块，控制器通信模块分别与存储介质、存储器信息模块电信号连接；

A1.所述控制器通信模块由高速串行总线和低速串行总线构成；

高速串行总线将存储器控制模块的存储器通信子模块发送的数据包解析为控制信号，发送给存储介质；将存储介质读出的数据封装为数据包，发送至存储器控制模块；

低速串行总线接收存储器通信子模块发送的读信号，从存储器信息模块读出存储器的基本信息发送至存储器通信子模块；接收存储器通信子模块发送的写信号和数据，将数据写入存储器通信子模块；

A2.所述存储介质用于存放数据，为闪存、PCM和磁盘中的一种或多种；

A3.所述存储器信息模块存放存储器的基本信息，包括存储器容量、存储介质类型和存储器状态；存储器容量表示存储器内存储介质总容量大小，存储介质类型表示存储器内存储介质类型为闪存、PCM或磁盘，存储器状态分为正常或失效，表示存储器的存储介质正常或失效；

B.所述控制器包括主机通信模块、负载控制模块、阵列控制模块、地址映射模块、存储器控制模块和缓存；存储器控制模块包含通过内部总线一一对应连接的N个可编程子模块和N个存储器通信子模块，并具有一个存储器参数表，各存储器通信子模块由高速串行总线和低速串行总线构成；

主机通信模块、负载控制模块、阵列控制模块和地址映射模块依次两两之间通过内部总线连接，地址映射模块与存储器控制模块的N个可编程子模块通过内部总线连接，所述缓存分别与主机通信模块、负载控制模块、阵列控制模块、地址映射模块通过内部总线连接；

每个存储器通信子模块的高速串行总线和低速串行总线分别对应连接存储器的控制器通信模块的高速串行总线和低速串行总线，每个存储器通信子模块的高速串行总线将可编程子模块的控制信号封装成数据包，发送给存储器的控制器通信模块；将来自控制器通信模块的数据包按照Aurora通信协议解析成数据，发送至可编程子模块；

每个存储器通信子模块的低速串行总线为IIC总线，将存储器控制模块发送的写信号和数据发送至存储器的控制器通信子模块；将存储器控制模块发送的读信号发送至存储器的控制器通信子模块；

当存储器的存储介质类型分别为闪存、PCM和磁盘时，存储器控制模块中对应的可编程子模块分别配置为闪存控制单元、PCM控制单元或磁盘控制单元；

所述存储器参数表为N×4的数组，其中N为存储器的序号，每个存储器对应4个表项：存储器通信子模块状态、存储器容量、存储介质类型和存储器状态，存储器通信子模块状态分为连接和未连接，表示存储器通信子模块是否与存储器的控制器通信模块连接，存储器容量表示存储器的存储介质总容量大小，存储介质类型表示存储器的存储介质类型为PCM、闪存或磁盘，存储器状态分为正常或失效，表示存储器的存储介质正常或失效；

所述缓存为SDRAM构成的存储空间，为待写入数据、读取数据的缓冲区；

B1.所述主机通信模块执行如下操作：

B1-1.按照主机通信协议标准，对主机发送的请求数据包解析为写请求或读请求；所述请求数据包包括请求地址、请求长度、读写标志、内存地址；读写标志为0，执行B1-2；读写标志为1，执行B1-3；

B1-2.将内存地址中请求长度的数据存放在缓存中，作为待写入数据，然后将请求数据包解析为写请求，分别将请求数据包中请求地址、请求长度、内存地址作为写请求的写数据地址、写数据长度、内存地址，将数据存放在缓存中的地址作为写请求的缓存地址，再将写请求发送至负载控制模块；

B1-3.将请求数据包解析为读请求，分别将请求数据包中请求地址、请求长度、内存地址作为读请求的读数据地址、读数据长度、内存地址；再将读请求发送至地址映射模块，等待地址映射模块发送来的读请求完成包，将其封装成请求完成数据包发送给主机；

B2.所述负载控制模块执行如下操作：

B2-1.定义长度为m个单元的数组M，各单元内容初始化为0，m≥1024；

B2-2.当收到写请求时，其中的写数据地址，通过哈希函数集合H中的k个独立哈希函数得到k个哈希值，每个哈希值对应数组M的一个单元地址；将k个哈希值所对应数组M的k个单元内容加1，然后判断所述k个单元内容是否都大于阈值T，是则该写请求对应的写入数据为热数据，否则该写请求对应的写入数据为冷数据，T≥10；

所述哈希函数集合H＝{h1,h2,…,hk}，k＜m，哈希值的值域为[0～m-1]；

B2-3.判断对所述写请求中写数据长度是否大于W，是则该写请求对应的写入数据为大块数据，否则该写请求对应的写入数据为小块数据,W＝256KB～4MB；

B2-4.经过上述操作，将写请求对应的写入数据分为大块热数据、小块热数据、大块冷数据或小块冷数据，并针对不同类型的写入数据，将对应的写请求中写数据地址转换为存储器地址，加入到写请求中，同时写请求中其它项不变，形成第二层写请求，再将第二层写请求发送到阵列控制模块；

B3.所述阵列控制模块执行如下操作：

B3-1.根据用户设置的RAID0、RAID1或RAID5阵列类型，从存储器控制模块读取存储器参数表，对不同存储介质的存储器，将负载控制模块送来的第二层写请求中的存储器地址重映射为写数据逻辑地址，将写数据逻辑地址加入第二层写请求中，形成第三层写请求，再将第三层写请求送到地址映射模块；组建RAID0、RAID1或RAID5的PCM阵列，组建RAID0、RAID1或RAID5的闪存阵列，组建RAID0、RAID1或RAID5的磁盘阵列；

B3-2.某存储器失效时，待用户以新的存储器替换该失效存储器后，根据存储器控制模块发送的数据恢复指令，按照阵列类型，阵列控制模块对新的存储器进行有选择的数据恢复：对于RAID0阵列，数据无法恢复，阵列控制模块运行结束；对于RAID1阵列，阵列控制模块将镜像数据拷贝到新的存储器中；对于RAID5阵列，阵列控制模块通过冗余存储器的数据以及校验值，进行异或操作，得到恢复数据，存放入新的存储器中；

B4.所述地址映射模块执行如下操作：

地址映射模块维护一个地址映射表，地址映射表包含一一对应的数据逻辑地址和数据物理地址；

B4-1.收到第三层写请求时，判断写数据逻辑地址是否在闪存的地址空间，是则执行B4-1a，否则执行B4-1b；

B4-1a.将第三层写请求中的写数据逻辑地址按照地址映射算法转换为存储介质物理地址，然后在地址映射表的表项数据逻辑地址中检测是否存在第三层写请求中的写数据地址，是则将与所述写数据地址相同的数据逻辑地址对应的数据物理地址更新为所述存储介质数据物理地址，并将原数据物理地址标记为失效；否则在地址映射表的表项数据逻辑地址和数据物理地址中分别加入所述写数据地址及其对应的存储介质物理地址；将所述存储介质物理地址发送至存储器控制模块，执行B4-1c；

B4-1b.在地址映射表的表项数据逻辑地址中检测是否存在第三层写请求中的写数据地址，是则将与写数据地址相同的数据逻辑地址对应的数据物理地址更新为第三层写请求中的写数据逻辑地址；否则在地址映射表的表项数据逻辑地址和数据物理地址中分别加入所述写数据地址及其对应的写数据逻辑地址；将所述写数据逻辑地址发送至存储器控制模块，执行B4-1c；

B4-1c.根据第三层写请求中的缓存地址，对缓存中的待写入数据通过校验算法生成校验值，将待写入数据加入校验值后发送至存储器控制模块；

最后向存储器控制模块发送写数据指令；

B4-2.收到主机通信模块发来的读请求时，在地址映射表的表项数据逻辑地址中检测是否存在读请求中的读数据地址，是则执行B4-2a，否则向主机通信模块发送读请求完成包，表明读请求错误；

B4-2a.将与读数据地址相同的数据逻辑地址对应的数据物理地址发送至存储器控制模块，然后向存储器控制模块发送读数据指令；

B4-2b.待收到存储器控制模块读出数据后，对读取数据通过校验算法生成新校验值，检验新校验值是否与所述校验值相同，是则将读取数据存入缓存中，向主机通信模块发送读请求完成包，表明读请求成功；否则进行B4-2c；

B4-2c.根据新校验值和所述校验值，判断读取数据是否能纠错，是则进行纠错，将纠错后的读取数据存入缓存中，向主机通信模块发送读请求完成包，表明读请求成功；否则向主机通信模块发送读请求完成包，表明读请求失败；

所述读请求完成包包括读数据地址、读数据长度、内存地址、缓存地址和读取状态标志，读数据地址、读数据长度和内存地址分别为读请求的读数据地址、读数据长度、内存地址，缓存地址为读取数据存放在缓存的地址，读取状态标志分为成功、失败和错误三种，分别表示当前数据校验成功、当前数据校验失败以及读数据地址错误；当前数据校验失败定义为存放待读取数据的存储器失效，提示用户更换存储器；

B5.所述存储器控制模块执行如下操作：

B5-1.当混合存储系统上电时，根据存储器的存储介质类型，将存储器控制模块中对应的可编程子模块分别配置为闪存控制单元、PCM控制单元或磁盘控制单元；

B5-2.判断来自地址映射模块的存储介质物理地址、写数据逻辑地址或数据物理地址是否存在于闪存的物理地址空间，是则执行B5-2a，否则判断所述地址是否存在于PCM的物理地址空间，是则执行B5-2b，否则执行B5-2c；

B5-2a.对所述存储介质物理地址、写数据逻辑地址或数据物理地址进行取模运算，得到闪存控制单元号，然后将所述存储介质物理地址、写数据逻辑地址或数据物理地址存放于闪存控制单元号对应的闪存控制单元内的地址寄存器中；收到待写入数据后，将待写入数据存放于相应闪存控制单元内的数据寄存器中，执行B5-3；

B5-2b.对所述存储介质物理地址、写数据逻辑地址或数据物理地址进行取模运算，得到PCM控制单元号，然后将所述存储介质物理地址、写数据逻辑地址或数据物理地址存放于PCM控制单元号对应的PCM控制单元内的地址寄存器中；收到待写入数据后，将待写入数据存放于相应PCM控制单元内的数据寄存器中，执行B5-3；

B5-2c.对所述存储介质物理地址、写数据逻辑地址或数据物理地址进行取模运算，得到磁盘控制单元号，然后将所述存储介质物理地址、写数据逻辑地址或数据物理地址存放于磁盘控制单元号对应的磁盘控制单元内的地址寄存器中；收到待写入数据后，将待写入数据存放于相应磁盘控制单元内的数据寄存器中，执行B5-3；

B5-3.当收到地址映射模块的写数据指令，执行B5-3a；当收到地址映射模块的读数据指令，执行B5-3b；

B5-3a.闪存控制单元、PCM控制单元或磁盘控制单元生成控制信号，将其数据寄存器中的待写入数据通过存储器通信子模块的高速串行总线写入存储器的存储介质相应物理地址中；

B5-3b.闪存控制单元、PCM控制单元或磁盘控制单元生成控制信号，通过存储器通信子模块的高速串行总线从存储器的存储介质相应物理地址中读取数据，放入数据寄存器中，然后发送至地址映射模块；

B5-4.当某存储器失效时，待用户以新的存储器替换该失效存储器后，接到外部发送的中断信息，根据新的存储器的存储介质类型，将存储器控制模块中对应的可编程子模块配置为相应的闪存控制单元、PCM控制单元或磁盘控制单元，然后向阵列控制模块发送数据恢复指令。

所述的混合存储系统，其进一步特征在于，所述负载控制模块的操作B2-4包括下述步骤：

B2-4a.从存储器控制模块读取存储器参数表，判断待写入数据的类型，小块热数据，进行B2-4b；大块冷数据，进行B2-4c；小块冷数据和大块热数据，进行B2-4d；

B2-4b.判断是否存在PCM介质的存储器，是则将写请求中写数据地址转换至PCM介质的物理地址空间，作为存储器地址，进行B2-4e；否则判断是否存在闪存介质的存储器，是则将写请求中写数据地址转换至闪存介质的物理地址空间，作为存储器地址，进行B2-4e；否则将写请求中写数据地址转换至磁盘介质的物理地址空间，作为存储器地址，进行B2-4e；

B2-4c.判断是否存在磁盘介质的存储器，是则将写请求中写数据地址换至磁盘介质的物理地址空间，作为存储器地址，进行B2-4e；否则判断是否存在闪存介质的存储器，是则将写请求中写数据地址转换至闪存介质的物理地址空间，作为存储器地址，进行B2-4e；否则将写请求中写数据地址转换至PCM介质的物理地址空间，作为存储器地址，进行B2-4e；

B2-4d.判断是否存在闪存介质的存储器，是则将写请求中写数据地址转换至闪存介质的物理地址空间，作为存储器地址，进行B2-4e；否则判断是否存在PCM介质的存储器，是则将写请求中写数据地址转换至PCM介质的物理地址空间，作为存储器地址，进行B2-4e；否则将写请求中写数据地址转换至磁盘介质的物理地址空间，作为存储器地址，进行B2-4e；

B2-4e.将存储器地址加入到写请求中，同时写请求中其它项不变，形成第二层写请求，再将第二层写请求发送到阵列控制模块。

所述的混合存储系统，其进一步特征在于：

(1)所述地址映射模块的操作B4-1a中，在将写数据逻辑地址按照地址映射算法转换为存储介质物理地址时，所述地址映射算法包括下述步骤：

(1-1)计算写数据逻辑地址对应闪存的通道号A₁：

$A_1=\frac{\mathrm{LA}}{{\mathrm{AN}}_1{\×\mathrm{AN}}_2\×{\mathrm{AN}}_3}\%{\mathrm{AN}}_4;$

式中，LA为写数据逻辑地址，AN₁为一个晶圆内的分组数量，AN₂为芯片内的晶圆数量，AN₃为通道内芯片数量，AN₄为通道数量；

(1-2)计算写数据逻辑地址对应通道内的芯片号A₂：

A₂＝LA％AN₃；

(1-3)计算写数据逻辑地址对应芯片内的晶圆号A₃：

$A_3=\frac{\mathrm{LA}}{{\mathrm{AN}}_3}\%{\mathrm{AN}}_2;$

(1-4)计算写数据逻辑地址对应晶元内的分组号A₄：

$A_4=\frac{\mathrm{LA}}{{\mathrm{AN}}_2\×{\mathrm{AN}}_3}\%{\mathrm{AN}}_1;$

(1-5)通过写数据逻辑地址的计算找到A₁通道，在A₁通道内找到A₂芯片，在A₂芯片中找到A₃晶圆，在A₃晶圆中找到A₄分组，在A₄分组中顺序分配一个空闲的物理地址，作为存储介质物理地址；

(2)所述地址映射模块的操作B4-1c和B4-2b中，所述校验算法包括下述步骤：

(2-1)置CP₀～CP₅为0、置RP₀～RP₁₅为0、置I₀、I₁为1；

其中，6比特CP₀～CP₅为列校验值，16比特RP₀～RP₁₅为行校验值，2比特I₀、I₁为空闲位，共计24比特构成3字节校验值；

(2-2)对每流过的8比特数据，通过二进制数据计数器C进行计数，同时计算列校验值：

CP₀＝B₀∧B₂∧B₄∧B₆∧CP₀，

CP₁＝B₁∧B₃∧B₅∧B₇∧CP₁，

CP₂＝B₀∧B₁∧B₄∧B₅∧CP₂，

CP₃＝B₂∧B₃∧B₆∧B₇∧CP₃，

CP₄＝B₀∧B₁∧B₂∧B₃∧CP₄，

CP₅＝B₄∧B₅∧B₆∧B₇∧CP₅；

其中待写入数据或读取数据位宽均为8比特，各比特记为：B₀～B₇；

所述二进制数据计数器C具有8比特位，各比特位记为：C₀～C₇，计数范围0～255；

(2-3)通过对B₀～B₇进行异或运算，得到字节校验和K，同时计算行校验值：

K＝B₀∧B₁∧B₂∧B₃∧B₄∧B₅∧B₆∧B₇；

判断C₀是否为0，是则RP₀＝K∧RP₀；否则RP₁＝K∧RP₁；

判断C₁是否为0，是则RP₂＝K∧RP₂；否则RP₃＝K∧RP₃；

判断C₂是否为0，是则RP₄＝K∧RP₄；否则RP₅＝K∧RP₅；

判断C₃是否为0，是则RP₆＝K∧RP₆；否则RP₇＝K∧RP₇；

判断C₄是否为0，是则RP₈＝K∧RP₈；否则RP₉＝K∧RP₉；

判断C₅是否为0，是则RP₁₀＝K∧RP₁₀；否则RP₁₁＝K∧RP₁₁；

判断C₆是否为0，是则RP₁₂＝K∧RP₁₂；否则RP₁₃＝K∧RP₁₃；

判断C₇是否为0，是则RP₁₄＝K∧RP₁₄；否则RP₁₅＝K∧RP₁₅；

(2-4)判断是否C₀～C₇全为1，是则生成3字节校验值，否则转(2-2)；

(3)所述地址映射模块的操作B4-2b中，检验新校验值是否与所述校验值相同，具体操作为：

将新校验值中6比特列校验值及16比特行校验值分别对应与所述校验值中6比特列校验值及16比特行校验值进行异或运算，判断各异或运算结果是否均为0，是则新校验值与所述校验值相同，否则新校验值与所述校验值不相同；

(4)所述地址映射模块的操作B4-2c，具体包括下述步骤：

(4-1)将新的行校验值RP₀′～RP₁₅′和新的列校验值CP₀′～CP₅′分别对应与数据写入时加入的行校验值RP₀～RP₁₅和列校验值CP₀～CP₅进行异或运算，判断异或运算结果为1的个数是否为11，是则表示读取数据可以纠错，执行(4-2)，否则表示读取数据出现无法纠正的错误，向主机通信模块发送读请求完成包，表明读请求失败；

(4-2)读取数据存在1个比特位错误，对于256字节数据，先确定出错字节E₁：

E₁＝(RP₁₅′∧RP₁₅)(RP₁₃′∧RP₁₃)(RP₁₁′∧RP₁₁)(RP₉′∧RP₉)(RP₇′∧RP₇)(RP₅′∧RP₅)(RP₃′∧RP₃)(RP₁′∧RP₁)；

再确定该字节中出错的比特位E₂：

E₂＝(CP₅′∧CP₅)(CP₃′∧CP₃)(CP₁′∧CP₁)；

(4-3)对读取数据的E₁字节中E₂比特位的数值进行取反运算，得到纠错后读取数据，将其存入缓存中，向主机通信模块发送读请求完成包，表明读请求成功。

所述的混合存储系统，其进一步特征在于：

所述存储器控制模块的操作B5-1具体过程如下：

B5-1a.置存储器通信子模块计数变量i＝1；

B5-1b.检测第i个存储器通信子模块是否连接存储器的控制器通信模块，是则将存储器参数表中序号i对应的存储器通信子模块状态设置为已连接，然后执行B5-1c，否则执行B5-1e；

B5-1c.读取存储器信息模块中的存储器容量和存储器介质类型信息，写入存储器参数表中序号i对应的存储器容量和存储介质类型中，将存储器状态设置为正常，执行B5-1d；

B5-1d.根据存储器参数表中序号i中存储介质类型，将可编程子模块i配置为闪存控制单元、PCM控制单元或磁盘控制单元，执行B5-1e；

B5-1e.i＝i+1,判断是否i≤N，是则执行B5-1b，否则执行结束；

所述存储器控制模块的操作B5-4具体过程如下：

B5-4a.通过中断信息获得新的存储器对应的存储器通信子模块号j，执行B5-4b；

B5-4b.读取新的存储器的存储器信息模块中的存储器容量和存储器介质类型信息，更新存储器参数表中序号j对应的存储器容量和存储介质类型，将存储器参数表中序号j对应的存储器状态设置为失效，执行B5-4c；

B5-4c.根据存储器参数表中序号j中存储介质类型，将可编程子模块j配置为闪存控制单元、PCM控制单元或磁盘控制单元，执行B5-4d；

B5-4d.向阵列控制模块发送数据恢复指令，然后将存储器参数表中序号j对应的存储器状态设置为正常，执行结束。

本发明中，所述可编程子模块为一块基于静态随机存储器(SRAM)的可编程逻辑阵列内部的一片区域，其静态随机存储器内部存放实现闪存控制单元、PCM控制单元和磁盘控制单元的比特流，存储器控制模块对实现三种控制单元的比特流进行切换，可以将可编程子模块配置为闪存控制单元、PCM控制单元或磁盘控制单元；

所述闪存控制单元包括地址寄存器、数据寄存器、指令寄存器、状态寄存器和命令状态机，完成从闪存对应物理地址写入数据或读出数据；状态寄存器表示闪存读数据和写数据是否完成；命令状态机在指令寄存器写入读数据指令和写数据指令的时候进行译码，读数据指令的状态转移过程为：空闲状态→指令译码→送入读数据指令→送入读数据地址→等待读数据完成→读出数据→空闲状态；写数据指令的状态转移过程为：空闲状态→指令译码→送入写数据指令→送入写数据地址→送入写入数据→等待写数据完成→空闲状态；命令状态机根据不同的状态将控制信号发送至存储器通信子模块中；

所述PCM控制单元包括地址寄存器、数据寄存器、指令寄存器、状态寄存器和命令状态机，完成从PCM对应的物理地址写入数据和读出数据；状态寄存器表示PCM的读写命令是否完成；命令状态机在指令寄存器写入读数据指令和写数据指令的时候进行译码，读数据指令的状态转移过程为：空闲状态→指令译码→送入读数据指令→送入读数据地址→读出数据→空闲状态；写数据指令的状态转移过程为：空闲状态→指令译码→送入写数据指令→送入写数据地址和写入数据→等待写数据完成→空闲状态；命令状态机根据不同的状态将控制信号发送至存储器通信子模块中；

所述磁盘控制单元包括地址寄存器、数据寄存器、指令寄存器、状态寄存器和命令控制知识产权核，完成从磁盘对应的物理地址写入数据和读出数据；所述知识产权核可以使用北京奇作电子有限公司的IP-SATA主控制器(http://www.sizoom.com/index.php/products/ipproducts/12-sata)、美国CEVA公司的CEVA-SATAIP(http://www.ceva-dsp.com/CEVA-SATA)、美国Xilinx公司的SATAI/IIHostController(http://china.xilinx.com/products/intellectual-property/ASICSWS_SATA_H1.htm)或者美国Altera公司的IntelliPropSATAHostCore(http://www.altera.com/products/ip/iup/additional_functions_iup/m-intelliprop-sata-host.html？GSA_pos＝1&WT.oss_r＝1&WT.oss＝sata)。

本发明包含控制器和多种存储器，控制器与多种存储器分离设计，控制器能够识别主机到达的读写请求并判断写请求的冷热程度与大小，进行负载控制，实现多种存储器的混合存储，可以通过存储控制模块中的可编程子模块对不同介质类型的存储器进行控制，提高混合存储系统的可扩展性及性能；当存储器存储介质失效时只需要使用新的存储器替换失效存储器，而不需要更换控制器；并且由于存储器为存储介质芯片和简单的信息存储芯片，能够有效降低混合存储系统替换成本；能够利用控制器中的阵列控制模块进行数据恢复，有效提高混合存储系统性能和寿命，降低混合存储系统组建以及使用的成本。

附图说明

图1为本发明实施例的结构示意图；

图2为本发明实施例的控制器结构示意图；

图3为本发明实施例的存储器结构示意图；

图4为存储器控制模块结构示意图；

图5为负载控制模块操作流程示意图；

图6为地址映射模块操作流程示意图；

图7为存储器控制模块操作流程示意图；

图8为存储器控制模块初始化配置流程示意图；

图9为存储器控制模块在存储器失效后配置流程示意图；

图10为闪存芯片中存储部分结构示意图。

具体实施方式

以下结合实施例和附图对本发明做进一步说明。

如图1所示，本发明实施例由3个存储器和一个控制器构成，控制器与3个存储器分别通过外部接口进行连接，连接方式包括插槽、子母卡或者线缆；

如图2所示，控制器由主机通信模块、负载控制模块、阵列控制模块、缓存、地址映射模块和存储器控制模块构成；

主机通信模块按照主机通信协议标准，对接收的数据包解析为写请求和读请求，分别发送至负载控制模块和地址映射模块，本发明实施例通信协议标准为PCIe；负载控制模块获得当前连接的存储器存储介质类型和大小等参数，对到来的写请求中写入数据地址进行冷热数据识别和大小识别，然后进行地址转换，将地址转换后的写请求地址封装成为第二层写请求发送至阵列控制模块；阵列控制模块读取存储器参数表中的存储介质类型，对不同存储介质类型的存储器分别组建阵列，并生成第三层写请求；地址映射模块在写请求到达后判断第三层的写数据逻辑地址，并根据写入存储介质的不同分别加入地址映射表，同时对读请求通过地址映射表查询物理地址；存储器控制模块内通过多种类型存储介质的控制单元完成对存储器的存储介质的读写；

如图3所示，存储器包含控制器通信模块、存储器信息模块和存储介质；控制器通信模块与控制器的存储器通信子模块连接，分别具备高速串行总线与低速串行总线；存储器信息模块用于存储存储器的基本信息；存储介质为存储数据的设备，为闪存、PCM或磁盘中的一种或多种；

本发明实施例有三个存储器，存储器的存储介质分别为闪存、PCM和磁盘；

如图4所示，存储器控制模块内部包含了3个可编程子模块和3个存储器通信子模块，每个可编程子模块与存储器通信子模块相对应，存储器通信子模块包含高速串行总线和低速串行总线，与存储器的控制器通信子模块连接；本发明实施例中三个可编程子模块初始化被配置成为闪存控制单元、PCM控制单元和磁盘控制单元；

如图5所示，负载控制模块的操作流程具体步骤如下：

B2-1.定义数组M[m],用于写数据地址冷热识别，本实施例中m＝1024；

B2-2.收到写请求后，通过哈希函数集合H中的k个独立哈希函数得到k个哈希值，每个哈希值对应数组M的一个单元地址；

将k个哈希值所对应数组M的k个单元内容加1，然后判断所述k个单元内容是否都大于阈值T，是则该写请求对应的写入数据为热数据，否则该写请求对应的写入数据为冷数据，本实施例中T＝50，执行B2-3；

B2-3.判断对所述写请求中写数据长度是否大于W，是则该写请求对应的写入数据为大块数据，否则该写请求对应的写入数据为小块数据,本实施例中W＝512KB；

B2-4a.从存储器控制模块读取存储器参数表，判断待写入数据的类型，小块热数据，进行B2-4b；大块冷数据，进行B2-4c；小块冷数据和大块热数据，进行B2-4d；

B2-4b.判断是否存在PCM介质的存储器，是则将写请求中写数据地址转换至PCM介质的物理地址空间，作为存储器地址，进行B2-4e；否则判断是否存在闪存介质的存储器，是则将写请求中写数据地址转换至闪存介质的物理地址空间，作为存储器地址，进行B2-4e；否则将写请求中写数据地址转换至磁盘介质的物理地址空间，作为存储器地址，进行B2-4e；

B2-4c.判断是否存在磁盘介质的存储器，是则将写请求中写数据地址换至磁盘介质的物理地址空间，作为存储器地址，进行B2-4e；否则判断是否存在闪存介质的存储器，是则将写请求中写数据地址转换至闪存介质的物理地址空间，作为存储器地址，进行B2-4e；否则将写请求中写数据地址转换至PCM介质的物理地址空间，作为存储器地址，进行B2-4e；

B2-4d.判断是否存在闪存介质的存储器，是则将写请求中写数据地址转换至闪存介质的物理地址空间，作为存储器地址，进行B2-4e；否则判断是否存在PCM介质的存储器，是则将写请求中写数据地址转换至PCM介质的物理地址空间，作为存储器地址，进行B2-4e；否则将写请求中写数据地址转换至磁盘介质的物理地址空间，作为存储器地址，进行B2-4e；

B2-4e.将存储器地址加入到写请求中，同时写请求中其它项不变，形成第二层写请求，再将第二层写请求发送到阵列控制模块，执行结束；

如图6所示，地址映射模块操作流程具体步骤如下：

B4-1.收到第三层写请求时，判断写数据逻辑地址是否在闪存的地址空间，是则执行B4-1a，否则执行B4-1b；

B4-1a.将第三层写请求中的写数据逻辑地址按照地址映射算法转换为存储介质物理地址，然后在地址映射表的表项数据逻辑地址中检测是否存在第三层写请求中的写数据地址，是则将与所述写数据地址相同的数据逻辑地址对应的数据物理地址更新为所述存储介质数据物理地址，并将原数据物理地址标记为失效；否则在地址映射表的表项数据逻辑地址和数据物理地址中分别加入所述写数据地址及其对应的存储介质物理地址；将所述存储介质物理地址发送至存储器控制模块，执行B4-1c；

B4-1b.在地址映射表的表项数据逻辑地址中检测是否存在第三层写请求中的写数据地址，是则将与写数据地址相同的数据逻辑地址对应的数据物理地址更新为第三层写请求中的写数据逻辑地址；否则在地址映射表的表项数据逻辑地址和数据物理地址中分别加入所述写数据地址及其对应的写数据逻辑地址；将所述写数据逻辑地址发送至存储器控制模块，执行B4-1c；

B4-1c.根据第三层写请求中的缓存地址，对缓存中的待写入数据通过校验算法生成校验值，将待写入数据加入校验值后发送至存储器控制模块；

最后向存储器控制模块发送写数据指令；

B4-2.收到主机通信模块发来的读请求时，在地址映射表的表项数据逻辑地址中检测是否存在读请求中的读数据地址，是则执行B4-2a，否则读取状态标志设置为-2，向主机通信模块发送读请求完成包，表明读请求错误；

B4-2a.将与读数据地址相同的数据逻辑地址对应的数据物理地址发送至存储器控制模块，然后向存储器控制模块发送读数据指令；

B4-2b.待收到存储器控制模块读出数据后，对读取数据通过校验算法生成新校验值，检验新校验值是否与所述校验值相同，是则将读取数据存入缓存中，读取状态标志设置为0，向主机通信模块发送读请求完成包,表明读请求成功；否则进行B4-2c；

B4-2c.根据新校验值和所述校验值，判断读取数据是否能纠错，是则进行纠错，将纠错后的读取数据存入缓存中，读取状态标志设置为0，向主机通信模块发送读请求完成包，表明读请求成功；否则读取状态标志设置为-1，向主机通信模块发送读请求完成包，表明读请求失败；

图7所示为存储器控制模块操作流程示意图。

图8所示为存储器控制模块初始化配置流程示意图。

图9所示为存储器控制模块在存储器失效后配置流程示意图。

以上通过具体实施例子对本发明做了说明性描述，本发明提出的混合存储系统中控制器可以单纯通过FPGA实现，亦可以通过ASIC加上FPGA、CPLD加上嵌入式处理器实现。本领域的技术人员可以根据需要研究适合更多存储介质的控制单元，以支持更多类型存储介质的存储器。所以，这些变化都不能认为是脱离本发明的设计思想，都应包含在本发明的范围内。

Claims (5)

1.一种混合存储系统，由N个存储器和一个控制器构成，N＝1～128，其特征在于：

A.每个存储器包括控制器通信模块、存储介质和存储器信息模块，控制器通信模块分别与存储介质、存储器信息模块电信号连接；

A1.所述控制器通信模块由高速串行总线和低速串行总线构成；

高速串行总线将存储器控制模块的存储器通信子模块发送的数据包解析为控制信号，发送给存储介质；将存储介质读出的数据封装为数据包，发送至存储器控制模块；

低速串行总线接收存储器通信子模块发送的读信号，从存储器信息模块读出存储器的基本信息发送至存储器通信子模块；接收存储器通信子模块发送的写信号和数据，将数据写入存储器通信子模块；

A2.所述存储介质用于存放数据，为闪存、PCM和磁盘中的一种或多种；

A3.所述存储器信息模块存放存储器的基本信息，包括存储器容量、存储介质类型和存储器状态；存储器容量表示存储器内存储介质总容量大小，存储介质类型表示存储器内存储介质类型为闪存、PCM或磁盘，存储器状态分为正常或失效，表示存储器的存储介质正常或失效；

B.所述控制器包括主机通信模块、负载控制模块、阵列控制模块、地址映射模块、存储器控制模块和缓存；存储器控制模块包含通过内部总线一一对应连接的N个可编程子模块和N个存储器通信子模块，并具有一个存储器参数表，各存储器通信子模块由高速串行总线和低速串行总线构成；

主机通信模块、负载控制模块、阵列控制模块和地址映射模块依次两两之间通过内部总线连接，地址映射模块与存储器控制模块的N个可编程子模块通过内部总线连接，所述缓存分别与主机通信模块、负载控制模块、阵列控制模块、地址映射模块通过内部总线连接；

每个存储器通信子模块的高速串行总线和低速串行总线分别对应连接存储器的控制器通信模块的高速串行总线和低速串行总线，每个存储器通信子模块的高速串行总线将可编程子模块的控制信号封装成数据包，发送给存储器的控制器通信模块；将来自控制器通信模块的数据包按照Aurora通信协议解析成数据，发送至可编程子模块；

每个存储器通信子模块的低速串行总线为IIC总线，将存储器控制模块发送的写信号和数据发送至存储器的控制器通信子模块；将存储器控制模块发送的读信号发送至存储器的控制器通信子模块；

当存储器的存储介质类型分别为闪存、PCM和磁盘时，对应的可编程子模块分别配置为闪存控制单元、PCM控制单元或磁盘控制单元；

所述存储器参数表为N×4的数组，其中N为存储器的序号，每个存储器对应4个表项：存储器通信子模块状态、存储器容量、存储介质类型和存储器状态，存储器通信子模块状态分为连接和未连接，表示存储器通信子模块是否与存储器的控制器通信模块连接，存储器容量表示存储器的存储介质总容量大小，存储介质类型表示存储器的存储介质类型为闪存、PCM或磁盘，存储器状态分为正常或失效，表示存储器的存储介质正常或失效；

所述缓存为SDRAM构成的存储空间，为待写入数据、读取数据的缓冲区；

B1.所述主机通信模块执行如下操作：

B1-1.按照主机通信协议标准，对主机发送的请求数据包解析为写请求或读请求；所述请求数据包包括请求地址、请求长度、读写标志、内存地址；读写标志为0，执行B1-2；读写标志为1，执行B1-3；

B1-2.将内存地址中请求长度的数据存放在缓存中，作为待写入数据，然后将请求数据包解析为写请求，分别将请求数据包中请求地址、请求长度、内存地址作为写请求的写数据地址、写数据长度、内存地址，将数据存放在缓存中的地址作为写请求的缓存地址，再将写请求发送至负载控制模块；

B1-3.将请求数据包解析为读请求，分别将请求数据包中请求地址、请求长度、内存地址作为读请求的读数据地址、读数据长度、内存地址；再将读请求发送至地址映射模块，等待地址映射模块发送来的读请求完成包，将其封装成请求完成数据包发送给主机；

B2.所述负载控制模块执行如下操作：

B2-1.定义长度为m个单元的数组M，各单元内容初始化为0，m≥1024；

B2-2.当收到写请求时，其中的写数据地址，通过哈希函数集合H中的k个独立哈希函数得到k个哈希值，每个哈希值对应数组M的一个单元地址；将k个哈希值所对应数组M的k个单元内容加1，然后判断所述k个单元内容是否都大于阈值T，是则该写请求对应的写入数据为热数据，否则该写请求对应的写入数据为冷数据，T≥10；

所述哈希函数集合H＝{h1,h2,…,hk}，k＜m，哈希值的值域为[0～m-1]；

B2-3.判断对所述写请求中写数据长度是否大于W，是则该写请求对应的写入数据为大块数据，否则该写请求对应的写入数据为小块数据,W＝256KB～4MB；

B2-4.经过上述操作，将写请求对应的写入数据分为大块热数据、小块热数据、大块冷数据或小块冷数据，并针对不同类型的写入数据，将对应的写请求中写数据地址转换为存储器地址，加入到写请求中，同时写请求中其它项不变，形成第二层写请求，再将第二层写请求发送到阵列控制模块；

B3.所述阵列控制模块执行如下操作：

B3-1.根据用户设置的RAID0、RAID1或RAID5阵列类型，从存储器控制模块读取存储器参数表，对不同存储介质的存储器，将负载控制模块送来的第二层写请求中的存储器地址重映射为写数据逻辑地址，将写数据逻辑地址加入第二层写请求中，形成第三层写请求，再将第三层写请求送到地址映射模块，组建RAID0、RAID1或RAID5的PCM阵列，组建RAID0、RAID1或RAID5的闪存阵列，组建RAID0、RAID1或RAID5的磁盘阵列；

B3-2.某存储器失效时，待用户以新的存储器替换该失效存储器后，根据存储器控制模块发送的数据恢复指令，按照阵列类型，阵列控制模块对新的存储器进行有选择的数据恢复：对于RAID0阵列，数据无法恢复，阵列控制模块运行结束；对于RAID1阵列，阵列控制模块将镜像数据拷贝到新的存储器中；对于RAID5阵列，阵列控制模块通过冗余存储器的数据以及校验值，进行异或操作，得到恢复数据，存放入新的存储器中；

B4.所述地址映射模块执行如下操作：

地址映射模块维护一个地址映射表，地址映射表包含一一对应的数据逻辑地址和数据物理地址；

B4-1.收到第三层写请求时，判断写数据逻辑地址是否在闪存的地址空间，是则执行B4-1a，否则执行B4-1b；

B4-1a.将第三层写请求中的写数据逻辑地址按照地址映射算法转换为存储介质物理地址，然后在地址映射表的表项数据逻辑地址中检测是否存在第三层写请求中的写数据地址，是则将与所述写数据地址相同的数据逻辑地址对应的数据物理地址更新为所述存储介质数据物理地址，并将原数据物理地址标记为失效；否则在地址映射表的表项数据逻辑地址和数据物理地址中分别加入所述写数据地址及其对应的存储介质物理地址；将所述存储介质物理地址发送至存储器控制模块，进行B4-1c；

B4-1b.在地址映射表的表项数据逻辑地址中检测是否存在第三层写请求中的写数据地址，是则将与写数据地址相同的数据逻辑地址对应的数据物理地址更新为第三层写请求中的写数据逻辑地址；否则在地址映射表的表项数据逻辑地址和数据物理地址中分别加入所述写数据地址及其对应的写数据逻辑地址；将所述写数据逻辑地址发送至存储器控制模块，进行B4-1c；

B4-1c.根据第三层写请求中的缓存地址，对缓存中的待写入数据通过校验算法生成校验值，将待写入数据加入校验值后发送至存储器控制模块；

最后向存储器控制模块发送写数据指令；

B4-2.收到主机通信模块发来的读请求时，在地址映射表的表项数据逻辑地址中检测是否存在读请求中的读数据地址，是则执行B4-2a，否则向主机通信模块发送读请求完成包，表明读请求错误；

B4-2a.将与读数据地址相同的数据逻辑地址对应的数据物理地址发送至存储器控制模块，然后向存储器控制模块发送读数据指令；

B4-2b.待收到存储器控制模块读出数据后，对读取数据通过校验算法生成新校验值，检验新校验值是否与所述校验值相同，是则将读取数据存入缓存中，向主机通信模块发送读请求完成包，表明读请求成功；否则进行B4-2c；

B4-2c.根据新校验值和所述校验值，判断读取数据是否能纠错，是则进行纠错，将纠错后的读取数据存入缓存中，向主机通信模块发送读请求完成包，表明读请求成功；否则向主机通信模块发送读请求完成包，表明读请求失败；

所述读请求完成包包括读取数据地址、读取数据长度、内存地址、缓存地址和读取状态标志，读取数据地址、读取数据长度和内存地址分别为读请求的读取数据地址、读取数据长度、内存地址，缓存地址为读取数据存放在缓存的地址，读取状态标志分为成功、失败和错误三种，分别表示当前数据校验成功、当前数据校验失败以及读数据地址错误；当前数据校验失败定义为存放待读取数据的存储器失效，提示用户更换存储器；

B5.所述存储器控制模块执行如下操作：

B5-1.当混合存储系统上电时，根据存储器的存储介质类型，将存储器控制模块中对应的可编程子模块分别配置为PCM控制单元、闪存控制单元或磁盘控制单元；

B5-2.判断来自地址映射模块的存储介质物理地址、写数据逻辑地址或数据物理地址是否存在于闪存的物理地址空间，是则执行B5-2a，否则判断所述地址是否存在于PCM的物理地址空间，是则执行B5-2b，否则执行B5-2c；

B5-2a.对所述存储介质物理地址、写数据逻辑地址或数据物理地址进行取模运算，得到闪存控制单元号，然后将所述存储介质物理地址、写数据逻辑地址或数据物理地址存放于闪存控制单元号对应的闪存控制单元内的地址寄存器中；收到待写入数据后，将待写入数据存放于相应闪存控制单元内的数据寄存器中，执行B5-3；

B5-2b.对所述存储介质物理地址、写数据逻辑地址或数据物理地址进行取模运算，得到PCM控制单元号，然后将所述存储介质物理地址、写数据逻辑地址或数据物理地址存放于PCM控制单元号对应的PCM控制单元内的地址寄存器中；收到待写入数据后，将待写入数据存放于相应PCM控制单元内的数据寄存器中，执行B5-3；

B5-2c.对所述存储介质物理地址、写数据逻辑地址或数据物理地址进行取模运算，得到磁盘控制单元号，然后将所述存储介质物理地址、写数据逻辑地址或数据物理地址存放于磁盘控制单元号对应的磁盘控制单元内的地址寄存器中；收到待写入数据后，将待写入数据存放于相应磁盘控制单元内的数据寄存器中，执行B5-3；

B5-3.当收到地址映射模块的写数据指令，执行B5-3a；当收到地址映射模块的读数据指令，执行B5-3b；

B5-3a.闪存控制单元、PCM控制单元或磁盘控制单元生成控制信号，将其数据寄存器中的待写入数据通过存储器通信子模块的高速串行总线写入存储器的存储介质相应物理地址中；

B5-3b.闪存控制单元、PCM控制单元或磁盘控制单元生成控制信号，通过存储器通信子模块的高速串行总线从存储器的存储介质相应物理地址中读取数据，放入数据寄存器中，然后发送至地址映射模块；

B5-4.当某存储器失效时，待用户以新的存储器替换该失效存储器后，接到外部发送的中断信息，根据新的存储器的存储介质类型，将存储器控制模块中对应的可编程子模块配置为相应的PCM控制单元、闪存控制单元或磁盘控制单元，然后向阵列控制模块发送数据恢复指令。

2.如权利要求1所述的混合存储系统，其特征在于，所述负载控制模块的操作B2-4包括下述步骤：

B2-4a.从存储器控制模块读取存储器参数表，判断待写入数据的类型，小块热数据，进行B2-4b；大块冷数据，进行B2-4c；小块冷数据和大块热数据，进行B2-4d；

B2-4b.判断是否存在PCM介质存储器，是则将写请求中写数据地址转换为PCM存储器的物理地址，作为存储器地址，进行B2-4e；否则判断是否存在闪存介质存储器，是则将写请求中写数据地址转换为闪存存储器的物理地址，作为存储器地址，进行B2-4e；否则将写请求中写数据地址转换为磁盘存储器的物理地址，作为存储器地址，进行B2-4e；

B2-4c.判断是否存在磁盘介质存储器，是则将写请求中写数据地址换为磁盘存储器的物理地址，作为存储器地址，进行B2-4e；否则判断是否存在闪存介质存储器，是则将写请求中写数据地址转换为闪存存储器的物理地址，作为存储器地址，进行B2-4e；否则将写请求中写数据地址转换为PCM存储器的物理地址，作为存储器地址，进行B2-4e；

B2-4d.判断是否存在闪存介质存储器，是则将写请求中写数据地址转换为闪存存储器的物理地址，作为存储器地址，进行B2-4e；否则判断是否存在PCM介质存储器，是则将写请求中写数据地址转换为PCM存储器的物理地址，作为存储器地址，进行B2-4e；否则将写请求中写数据地址转换为磁盘存储器的物理地址，作为存储器地址，进行B2-4e；

B2-4e.将存储器地址加入到写请求中，同时写请求中其它项不变，形成第二层写请求，再将第二层写请求发送到阵列控制模块。

3.如权利要求1或2所述的混合存储系统，其特征在于：

(1)所述地址映射模块的操作B4-1a中，在将写数据逻辑地址按照地址映射算法转换为存储介质物理地址时，所述地址映射算法包括下述步骤：

(1-1)计算写数据逻辑地址对应闪存的通道号A₁：

$A_1=\frac{LA}{{\mathrm{AN}}_1\×{\mathrm{AN}}_2\×{\mathrm{AN}}_3}{\mathrm{\%AN}}_4;$

式中，LA为写数据逻辑地址，AN₁为一个晶圆内的分组数量，AN₂为芯片内的晶圆数量，AN₃为通道内芯片数量，AN₄为通道数量；

(1-2)计算写数据逻辑地址对应通道内的芯片号A₂：

A₂＝LA％AN₃；

(1-3)计算写数据逻辑地址对应芯片内的晶圆号A₃：

$A_3=\frac{LA}{{\mathrm{AN}}_3}{\mathrm{\%AN}}_2;$

(1-4)计算写数据逻辑地址对应晶元内的分组号A₄：

$A_4=\frac{LA}{{\mathrm{AN}}_2\×{\mathrm{AN}}_3}{\mathrm{\%AN}}_1;$

(1-5)通过写数据逻辑地址的计算找到A₁通道，在A₁通道内找到A₂芯片，在A₂芯片中找到A₃晶圆，在A₃晶圆中找到A₄分组，在A₄分组中顺序分配一个空闲的物理地址，作为存储介质物理地址；

(2)所述地址映射模块的操作B4-1c和B4-2b中，所述校验算法包括下述步骤：

(2-1)置CP₀～CP₅为0、置RP₀～RP₁₅为0、置I₀、I₁为1；

其中，6比特CP₀～CP₅为列校验值，16比特RP₀～RP₁₅为行校验值，2比特I₀、I₁为空闲位，共计24比特构成3字节校验值；

(2-2)对每流过的8比特数据，通过二进制数据计数器C进行计数，同时计算列校验值：

CP₀＝B₀∧B₂∧B₄∧B₆∧CP₀，

CP₁＝B₁∧B₃∧B₅∧B₇∧CP₁，

CP₂＝B₀∧B₁∧B₄∧B₅∧CP₂，

CP₃＝B₂∧B₃∧B₆∧B₇∧CP₃，

CP₄＝B₀∧B₁∧B₂∧B₃∧CP₄，

CP₅＝B₄∧B₅∧B₆∧B₇∧CP₅；

其中待写入数据或读取数据位宽均为8比特，各比特记为：B₀～B₇；

所述二进制数据计数器C具有8比特位，各比特位记为：C₀～C₇，计数范围0～255；

(2-3)通过对B₀～B₇进行异或运算，得到字节校验和K，同时计算行校验值：

K＝B₀∧B₁∧B₂∧B₃∧B₄∧B₅∧B₆∧B₇；

判断C₀是否为0，是则RP₀＝K∧RP₀；否则RP₁＝K∧RP₁；

判断C₁是否为0，是则RP₂＝K∧RP₂；否则RP₃＝K∧RP₃；

判断C₂是否为0，是则RP₄＝K∧RP₄；否则RP₅＝K∧RP₅；

判断C₃是否为0，是则RP₆＝K∧RP₆；否则RP₇＝K∧RP₇；

判断C₄是否为0，是则RP₈＝K∧RP₈；否则RP₉＝K∧RP₉；

判断C₅是否为0，是则RP₁₀＝K∧RP₁₀；否则RP₁₁＝K∧RP₁₁；

判断C₆是否为0，是则RP₁₂＝K∧RP₁₂；否则RP₁₃＝K∧RP₁₃；

判断C₇是否为0，是则RP₁₄＝K∧RP₁₄；否则RP₁₅＝K∧RP₁₅；

(2-4)判断是否C₀～C₇全为1，是则生成3字节校验值，否则转(2-2)；

(3)所述地址映射模块的操作B4-2b中，检验新校验值是否与所述校验值相同，具体操作为：

将新校验值中6比特列校验值及16比特行校验值分别对应与所述校验值中6比特列校验值及16比特行校验值进行异或运算，判断各异或运算结果是否均为0，是则新校验值与所述校验值相同，否则新校验值与所述校验值不相同；

(4)所述地址映射模块的操作B4-2c，具体包括下述步骤：

(4-1)将新的行校验值RP₀′～RP₁₅′和新的列校验值CP₀′～CP₅′分别对应与数据写入时加入的行校验值RP₀～RP₁₅和列校验值CP₀～CP₅进行异或运算，判断异或运算结果为1的个数是否为11，是则表示读取数据可以纠错，执行(4-2)，否则表示读取数据出现无法纠正的错误，向主机通信模块发送读请求完成包，表明读请求失败；

(4-2)读取数据存在1个比特位错误，对于256字节数据，先确定出错字节E₁：

E₁＝(RP₁₅′∧RP₁₅)(RP₁₃′∧RP₁₃)(RP₁₁′∧RP₁₁)(RP₉′∧RP₉)(RP₇′∧RP₇)(RP₅′∧RP₅)(RP₃′∧RP₃)(RP₁′∧RP₁)；

再确定该字节中出错的比特位E₂：

E₂＝(CP₅′∧CP₅)(CP₃′∧CP₃)(CP₁′∧CP₁)；

(4-3)对读取数据的E₁字节中E₂比特位的数值进行取反运算，得到纠错后读取数据，将其存入缓存中，向主机通信模块发送读请求完成包，表明读请求成功。

4.如权利要求1或2所述的混合存储系统，其特征在于：

所述存储器控制模块的操作B5-1具体过程如下：

B5-1a.置存储器通信子模块计数变量i＝1；

B5-1b.检测第i个存储器通信子模块是否连接存储器的的控制器通信模块，是则将存储器参数表中序号i对应的存储器通信子模块状态设置为已连接，然后执行B5-1c，否则执行B5-1e；

B5-1c.读取存储器信息模块中的信息，写入存储器参数表中序号i对应的存储介质类型和存储器容量，将存储器状态设置为正常，执行B5-1d；

B5-1d.根据存储器参数表中序号i中存储介质类型，将可编程子模块i配置为闪存控制单元、PCM控制单元或磁盘控制单元，执行B5-1e；

B5-1e.i＝i+1,判断是否i≤N，是则执行B5-1b，否则执行结束；

所述存储器控制模块的操作B5-4具体过程如下：

B5-4a.通过中断信息获得新的存储器对应的存储器通信子模块号j，执行B5-4b；

B5-4b.读取新的存储器的存储器信息模块中的信息，更新存储器参数表中序号j对应的存储介质类型和存储器容量，将存储器参数表中序号j对应的存储器状态设置为失效，执行B5-4c；

B5-4c.根据存储器参数表中序号j中存储介质类型，将可编程子模块j配置为闪存控制单元、PCM控制单元或磁盘控制单元，执行B5-4d；

B5-4d.向阵列控制模块发送数据恢复指令，然后将存储器参数表中序号j对应的存储器状态设置为正常，执行结束。

5.如权利要求3所述的混合存储系统，其特征在于：

所述存储器控制模块的操作B5-1具体过程如下：

B5-1a.置存储器通信子模块计数变量i＝1；

B5-1b.检测第i个存储器通信子模块是否连接存储器的控制器通信模块，是则将存储器参数表中序号i对应的存储器通信子模块状态设置为已连接，然后执行B5-1c，否则执行B5-1e；

B5-1c.读取存储器信息模块中的信息，写入存储器参数表中序号i对应的存储介质类型和存储器容量，将存储器状态设置为正常，执行B5-1d；

B5-1d.根据存储器参数表中序号i中存储介质类型，将可编程子模块i配置为闪存控制单元、PCM控制单元或磁盘控制单元，执行B5-1e；

B5-1e.i＝i+1,判断是否i≤N，是则执行B5-1b，否则执行结束；

所述存储器控制模块的操作B5-4具体过程如下：

B5-4a.通过中断信息获得新的存储器对应的存储器通信子模块号j，执行B5-4b；

B5-4b.读取新的存储器的存储器信息模块中的信息，更新存储器参数表中序号j对应的存储介质类型和存储器容量，将存储器参数表中序号j对应的存储器状态设置为失效，执行B5-4c；

B5-4c.根据存储器参数表中序号j中存储介质类型，将可编程子模块j配置为闪存控制单元、PCM控制单元或磁盘控制单元，执行B5-4d；

B5-4d.向阵列控制模块发送数据恢复指令，然后将存储器参数表中序号j对应的存储器状态设置为正常，执行结束。