CN103430455A - 纠错编码装置、纠错解码装置、以及其方法 - Google Patents

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Abstract

具备纠错编码部12，针对构成传输帧的传输区域以及冗余区域，进行使用了乘积码的编码，在通过该编码生成的乘积码帧的信息序列区域和/或奇偶校验序列区域的分配中发生过分或不足的情况下，根据由分配发生的过分或不足，将信息序列区域不均匀地分配到奇偶校验序列区域，以及/或者将奇偶校验序列区域不均匀地分配到信息序列区域。

Description

纠错编码装置、纠错解码装置、以及其方法
技术领域
本发明涉及例如数字传输系统等中的纠错编码装置、纠错解码装置以及其方法。
背景技术
关于以往的乘积码（product code），是在纵向上使用一种码、横向的码使用另一种码而构成的（例如，参照非专利文献1、参照图14）。将该帧结构定义为乘积码帧。在乘积码的情况下，虽然可以从纵向和横向中的任意一个开始进行编码，但为方便起见，将横向的要素码定义为外码C1（先进行编码）、将纵向的要素码定义为内码C2（后进行编码）。图14所示的箭头901表示外码C1的编码方向（纸面上的从左方向向右方向），901a表示分配信息序列，901b表示分配奇偶校验序列。将这样在编码之后使信息序列区域911和奇偶校验序列区域912分离这样的编码称为系统编码。
同样地，箭头902表示内码C2的编码方向（纸面上的从上方向向下方向），902a表示分配信息序列，902b表示分配奇偶校验序列。即使在该情况下，也由使信息序列区域911和奇偶校验序列区域913分离的系统码构成。另外，在乘积码的情况下，能够设置对外码C1以及内码C2这两者的奇偶校验序列901b、902b分配的Check onCheck区域914。
非专利文献1：今井，编码理论（Coding Theory），pp.228-230，电子信息通信学会，1990.
发明内容
发明所要解决的技术问题
以往的纠错编码装置、纠错解码置、以及其方法如以上那样构成，所以产生乘积码整体的码长的限制、即将乘积码帧的各区域构成为长方形这样的限制。因此，存在如下问题：无法针对作为在例如图15所示的骨干系统光传输等中标准的传输帧的、依照以下的参考文献1的OTUk（Optical channel Transport Unit-k（k根据传输速度被分类为k=1，2，3，4））帧，恰当地分配信息序列区域以及奇偶校验序列区域，而针对信息序列区域以及奇偶校验序列区域的大小产生过分或不足。即，存在产生传输吞吐量的浪费，并且产生纠错能力的降低这样的课题。另外，关于图15所示的传输帧的细节后述。
·参考文献1
ITU-T建议G.709.
本发明是为了解决上述那样的课题而完成的，其目的在于得到一种抑制传输吞吐量的浪费的纠错编码装置、纠错解码装置、以及其方法。
解决技术问题的技术方案
本发明的纠错编码装置，具备纠错编码部，该纠错编码部对构成传输帧的传输区域以及冗余区域，进行使用了乘积码的编码，在通过该编码生成的乘积码帧的信息序列区域和/或奇偶校验序列区域的分配中发生过分或不足的情况下，根据由分配发生的过分或不足，将信息序列区域不均匀地分配到奇偶校验序列区域，以及/或者将奇偶校验序列区域不均匀地分配到信息序列区域。
发明效果
根据本发明，能够抑制传输吞吐量的浪费，并且提高纠错处理能力。
附图说明
图1是示出实施方式1的数字传输系统的结构的框图。
图2是示出实施方式1的数字传输系统的纠错编码部的结构的框图。
图3是示出实施方式1的数字传输系统的纠错解码部的结构的框图。
图4是示出实施方式1的数字传输系统的纠错解码部的其它结构的框图。
图5是示出实施方式1的纠错编码方法的帧格式的说明图。
图6是示出实施方式1的纠错编码方法的帧格式的说明图。
图7是示出实施方式1的纠错编码方法的帧格式的说明图。
图8是示出实施方式1的纠错编码方法的帧格式的说明图。
图9是示出实施方式2的纠错编码方法的帧格式的说明图。
图10是示出实施方式3的纠错编码方法的帧格式的说明图。
图11是示出实施方式3的纠错编码方法的帧格式的说明图。
图12是示出实施方式3的纠错编码方法的帧格式的说明图。
图13是示出实施方式4的纠错编码方法的帧格式的说明图。
图14是示出纠错编码方法中的标准的帧格式的说明图。
图15是示出纠错编码方法中的标准的帧格式的说明图。
（符号说明）
1：信息源；2：接收者；3：通信控制部；11：帧变换部；12：纠错编码部；13：MUX部；14：D/A变换部；15：调制部；16：通信路；21：解调部；22：A/D变换部；23：帧同步部；24、24′：纠错解码部；25：帧逆变换部；31：外编码部；32：内编码部；33：外编码输入部；34：外编码运算部；35：外编码输出部；36：内编码输入部；37：内编码运算部；38：内编码输出部；41：内解码部；42：外解码部；43：内解码输入部；44：内解码运算部；45：内解码输出部；46：外解码输入部；47：外解码运算部；48：外解码输出部。
具体实施方式
以下，为了更详细地说明本发明，依照附图，对用于实施本发明的方式进行说明。
实施方式1.
图1是示出本发明的实施方式1的数字传输系统的结构的框图。
实施方式1的传输系统包括：帧变换部11，与信息源1连接；纠错编码部12（纠错编码装置），与帧变换部11连接；MUX（MUltipleXer：复用）部13，与纠错编码部12连接；D/A（数字/模拟）变换部14，与MUX部13连接；调制部15，与D/A变换部14连接；通信路16，与调制部15连接；解调部21，经由通信路16与调制部15连接；A/D（模拟/数字）变换部22，与解调部21连接；帧同步部23，与A/D变换部22连接；纠错解码部24（纠错解码装置），与帧同步部23连接；以及帧逆变换部25，与纠错解码部24连接，纠错解码部24与通信控制部3连接，帧逆变换部25与接收者2连接。此处，帧变换部11、MUX部13、D/A变换部14、调制部15、通信路16、解调部21、A/D变换部22、帧同步部23、以及帧逆变换部25分别由在传输系统中通常使用的装置结构构成。另外，关于D/A变换部14，在2值以上的多值调制的情况下需要，但在2值调制的情况下未必需要。
图2是示出本发明的实施方式1的数字传输系统的纠错编码部的结构的框图。
纠错编码部12包括外编码部（外码的编码单元）31以及内编码部（内码的编码单元）32，外编码部31具备外编码输入部33、外编码运算部34以及外编码输出部35，内编码部32具备内编码输入部36、内编码运算部37以及内编码输出部38。
另外，外编码部31以及内编码部32的细节图的记载省略，但只要作为本发明的特征性的功能的、在针对传输帧的传输区域以及冗余区域在乘积码帧的信息序列区域以及奇偶校验序列区域的分配中产生了过分或不足的情况下进行与该过分或不足量对应的信息序列区域以及奇偶校验序列区域的不均匀分配的功能在各部中包含的输入部以及输出部中实施，则可设定多样的各部的具体的结构。
接下来，对纠错编码部12的工作进行说明。对外编码部31的外编码输入部33，以规定的串行或者并行的顺序、或者SFI（SerdesFramer Interface，串并转换成帧器接口）等规定的接口规格，输入针对来自信息源1的信息序列通过帧变换部11进行规定的复用分离化（DEMUX：DE-MUltipleXer）、帧格式变换而得到的编码前帧序列、以及用于识别该帧的开头、形式等的控制信号。
在考虑了例如在光通信中被标准地利用的、依照ITU-T建议G.709的OTUk帧的情况下，控制区域、传输区域以及冗余区域被规定了规定的长度。另外，其细节后述。
另外，帧变换部11成为在考虑上述OTUk帧或者其可选的OTUkV帧等的帧格式的情况下需要的电路，但在无需获知帧格式的、能够连续编码的数字传输系统中，则不一定需要。另外，关于通过帧变换部11变换的帧格式，除了光通信用的OTUk帧以外，还能够应对面向用户系统有线通信、移动无线通信、卫星通信、进而数字记录装置的帧、面向各种无线通信的分组等各种种类。但是，在针对传输帧的传输区域以及冗余区域，在乘积码帧的信息序列区域以及奇偶校验序列区域的分配中产生过分或不足的情况下，考虑进行与该过分或不足量对应的信息序列区域以及奇偶校验序列区域的不均匀分配的情况下，使用OTUk帧等预先决定的固定长的帧格式的结构是最优选的。
外编码部31进行外码的编码处理（以下，称为外编码处理）。具体而言，外编码输入部33根据从帧变换部11输入的编码前帧序列、和用于识别该序列的开头、形式等的控制信号，对该编码前帧序列，进行输入定时调整、解扰处理、输入数据变换处理（包括向奇偶校验序列区域的零插入）、输入序列顺序调整（包括交织处理）等。在来自帧变换部11的输出变换为SFI等规定的接口规格之后被输出的情况下，还进行其逆变换。
接下来，外编码运算部34进行外编码运算。作为外编码运算的处理的流程，根据来自外编码输入部33的输入定时、输入序列顺序、输入并行数等，考虑各种方式，例如，考虑对n2个外码字分别进行并行处理的方法、或将针对n1比特（或者码元）并行输入数据总线的流水线处理仅执行n2级数的方法等。
另外，作为通过外编码运算部34进行的外编码运算的方法，应用硬判决解码，应用能够相对地减小电路规模的分组码、特别是BCH（Bose-Chaudhuri-Hocquenghem）码、RS（Reed-Solomon）码等。另外，还能够使用纠错能力比面向单独的硬判决解码的分组码高的面向软判决解码的LDPC（Low-Density Parity-Check）码等。
最后，外编码输出部35进行输出定时调整、输出序列顺序调整（包括交织处理或者正交变换处理）、加扰处理等，将其结果作为外编码输出序列输出，并且输出用于识别该序列的开头、形式等的控制信号。
另外，外编码输入部33以及外编码输出部35执行的定时调整、序列顺序调整等根据所采用的外码的形式、交织的有无以及其结构、加扰的有无以及其形式等而不同，但不论是什么样的结构，只要具有作为本发明的特征性的功能的、在针对传输帧的传输区域以及冗余区域在乘积码帧的信息序列区域以及奇偶校验序列区域的分配中产生过分或不足的情况下，考虑进行与该过分或不足量对应的信息序列区域以及奇偶校验序列区域的不均匀分配的重新排列的功能，则能够以各种结构来实现。另外，外编码输出部35的输出以n2并行的通常的总线信号的形式构成，但也可以变换为例如SFI等规定的接口规格之后输出。在该情况下，能够将外编码部31和内编码部32嵌入不同的设备。另外，关于该序列顺序调整的细节后述。
内编码部32进行内码的编码处理（以下，称为内编码处理）。具体而言，内编码输入部36根据从外编码部31输入的外编码输出序列、和用于识别该序列的开头、形式等的控制信号，对该外编码输出序列，进行输入定时调整、解扰处理、输入数据变换处理（包括向奇偶校验序列区域的零插入）、输入序列顺序调整（包括交织处理或者正交变换处理）等。在来自外编码部31的输出变换为SFI等规定的接口规格之后输出的情况下，还进行其逆变换。
接下来，内编码运算部37进行内编码运算。作为内编码运算的处理的流程，根据来自内编码输入部36的输入定时、输入序列顺序、输入并行数等，考虑各种方式，例如，考虑对n1个内码字分别进行并行处理的方法、或将针对n2比特（或者码元）并行输入数据总线的流水线处理仅进行n1级数的方法等。
另外，作为内编码运算部37进行的内编码运算的方法，应用硬判决解码，应用能够相对地减小电路规模的分组码、特别是BCH码、RS码等。另外，还能够使用纠错能力比面向单独的硬判决解码的分组码高的面向软判决解码的LDPC码等。
最后，内编码输出部38进行输出定时调整、输出序列顺序调整（包括解交织处理）、加扰处理等，将其结果作为码字序列输出，并且输出用于识别该序列的开头、形式等的控制信号。
另外，内编码输入部36以及内编码输出部38执行的定时调整、序列顺序调整等根据所采用的外码的形式、交织的有无以及其结构、加扰的有无以及其形式等而不同，但不论是什么样的结构，只要具有作为本发明的特征性的功能的、在针对传输帧的传输区域以及冗余区域在乘积码帧的信息序列区域以及奇偶校验序列区域的分配中产生过分或不足的情况下，考虑进行与该过分或不足量对应的信息序列区域以及奇偶校验序列区域的不均匀分配的重新排列的功能，则能够以各种结构来实现。另外，内编码输出部38的输出由n2并行的通常的总线信号的形式构成，但也可以在变换为例如SFI等规定的接口规格之后输出。另外，关于该序列顺序调整的细节后述。
从内编码输出部38输出的码字序列以及控制信号作为纠错编码部12的编码结果被发送到MUX部13。码字序列通过MUX部13、D/A变换部14、以及调制部15被进行复用、信号处理、D/A变换处理、调制处理等，作为发送信号被发送到通信路16。
另外，在外编码输入部33、外编码运算部34以及外编码输出部35之间传输的数据、在内编码输入部36、内编码运算部37以及内编码输出部38之间传输的数据、以及在外编码部31以及内编码部32之间传输的数据也可以构成为以经由连接各电路间的总线的流水线方式被交换，或者构成为设置能够从邻接的前后的电路参照的作业用存储区域来交换。另外，也可以构成为通过例如SFI等规定的接口规格连接特定的区间、例如外编码部31以及内编码部32之间。
另外，在上述说明中，示出了在纠错编码部12中将外编码输入部33、外编码运算部34、外编码输出部35、内编码输入部36、内编码运算部37以及内编码输出部38分别设置为不同的要素块的结构，但只要具有作为本发明的特征性的功能的、在针对传输帧的传输区域以及冗余区域在乘积码帧的信息序列区域以及奇偶校验序列区域的分配中产生过分或不足的情况下进行与该过分或不足量对应的信息序列区域以及奇偶校验序列区域的不均匀分配的功能，则不一定需要将各构成要素安装为各自不同的要素块。
例如，也可以在外编码输入部33中的输入序列顺序调整的一部分中，实施外编码运算部34的运算处理的一部分。另外，也可以在外编码输出部35中的输出序列顺序调整的一部分中，实施外编码运算部34的运算处理的一部分。进而，也可以在内编码输入部36中的输入序列顺序调整的一部分中，实施内编码运算部37的运算处理的一部分。进而，也可以在内编码输出部38中的输出序列顺序调整的一部分中，实施内编码运算部37的运算处理的一部分。进而，也可以通过将外编码输出部35中的输出序列顺序调整的一部分和内编码输入部36中的输入序列顺序调整的一部分整合并同时执行而构成为1个要素块。
接下来，对纠错解码部24的结构以及工作进行说明。图3是示出本发明的实施方式1的数字传输系统的纠错解码部的结构的框图。
纠错解码部24包括内解码部41（内码的解码单元）以及外解码部42（外码的解码单元），内解码部41具备内解码输入部43、内解码运算部44以及内解码输出部45，外解码部42具备外解码输入部46、外解码运算部47以及外解码输出部48。
另外，虽然内解码部41以及外解码部42的细节图的记载省略，但只要作为本发明的特征性的功能的、在针对传输帧的传输区域以及冗余区域在乘积码帧的信息序列区域以及奇偶校验序列区域的分配中产生过分或不足的情况下进行与该过分或不足量对应的信息序列区域以及奇偶校验序列区域的不均匀分配的功能在各部中包含的输入部以及输出部中实施，则可设定多样的各部的具体的结构。
接下来，对纠错解码部24的工作进行说明。另外，纠错解码部24成为与纠错编码部12对应的结构，具有对纠错编码部12编码了的纠错码进行解码的功能。
在图3中，对内解码部41的内解码输入部43，以规定的串行或者并行的顺序、或者SFI等规定的接口规格，输入根据来自通信路16的接收信号通过解调部21和A/D变换部22以及帧同步部23进行解调处理、A/D变换处理、信号处理、复用分离化等而得到的量化接收序列、和用于识别该量化接收序列中包含的传输帧的开头、形式等的控制信号。
另外，帧同步部23在考虑上述OTUk帧、OTUkV帧等的帧格式的情况下，需要为了检测对量化接收序列附加的OH（OverHead：控制区域中包含的控制用数据序列）来确定帧的开头位置而所需的电路，但在无需获知帧格式的能够连续编码的数字传输系统中，则不一定需要。
另外，关于通过帧同步部23同步处理的帧格式，除了光通信用的OTUk帧以外，还能够应对面向用户系统有线通信、移动无线通信、卫星通信、进而数字记录装置的帧、面向各种无线通信的分组等各种种类。但是，在针对传输帧的传输区域以及冗余区域在乘积码帧的信息序列区域以及奇偶校验序列区域的分配中产生过分或不足的情况下，考虑进行与该过分或不足量对应的信息序列区域以及奇偶校验序列区域的不均匀分配的情况下，使用OTUk帧等预先决定的固定长的帧格式的结构最优选。
另外，在量化接收序列中针对每个发送码元量化为q比特的情况下，将q=1的情况称为“硬判决”、将q>1的情况称为“软判决”。另外，以下设想硬判决来进行说明。但是，在软判决的情况下也能够同样地构成，通过针对每个发送码元将q比特视为1码元并将该码元集中为一个而进行处理，能够进行与硬判决的情况同样的序列变换处理。
另外，即使在量化接收序列是q=1的硬判决的情况下，在例如RS码、多值LDPC码等以码元单位来处理码字的各要素的情况下，通过将发送s码元视为码字1码元，而将该码字码元集中为一个来处理，能够进行与通常的硬判决的情况同样的序列变换处理。这在纠错编码部12中也是同样的。
内解码部41进行内码的解码处理（以下，称为内解码处理）。具体而言，内解码输入部43根据从帧同步部23输入的量化接收序列、和用于识别该量化接收序列的开头、形式等的控制信号，针对该量化接收序列，进行输入定时调整、解扰处理、输入数据变换处理（包括软判决解码中的软输入值运算等）、输入序列顺序调整（包括交织处理）等。在帧同步部23的输出向SFI等规定的接口规格变换之后输出的情况下，还进行其逆变换。
接下来，由内解码运算部44进行内解码运算（内码的解码）。作为内解码运算的处理的流程，根据来自内解码输入部43的输入定时、输入序列顺序、输入并行数等，考虑各种方式，例如，考虑对与n1个内码字对应的量化接收序列分别进行并行处理的方法、或将针对n2比特（或者码元）并行输入数据总线的流水线处理仅执行n1级数的方法等。
该内解码的处理根据内编码的方法来进行。优选在选择了BCH码、RS码等分组码的情况下，进行硬判决有界距离解码（hard decisionbounded-distance decoding）（还包括消失纠正解码（missing correctiondecoding）），在使用了LDPC码等的情况下，优选进行软判决迭代解码。特别地，在该实施方式1中，设为使用针对BCH码的硬判决有界距离解码来进行说明。
最后，内解码输出部45进行输出定时调整、输出序列顺序调整（包括交织处理或者正交变换处理）、加扰处理等，将其结果作为内解码输出序列输出，并且输出用于识别该序列的开头、形式等的控制信号。
另外，内解码输入部43以及内解码输出部45中的定时调整、序列顺序调整等根据所采用的内码的形式、交织的有无以及其结构、加扰的有无以及其形式等而不同，但不论是什么样的结构，只要是与内编码部32对应的结构、并且具有作为本发明的特征性的功能的、在针对传输帧的传输区域以及冗余区域在乘积码帧的信息序列区域以及奇偶校验序列区域的分配中产生过分或不足的情况下考虑进行与该过分或不足量对应的信息序列区域以及奇偶校验序列区域的不均匀分配的重新排列的功能，则能够以各种结构来实现。另外，内解码输出部45的输出由n2并行的通常的总线信号的形式构成，但也可以在变换为例如SFI等规定的接口规格之后输出。在该情况下，能够将内解码部41和外解码部42嵌入不同的设备。另外，关于该序列顺序调整的细节后述。
接下来，外解码部42进行外解码处理（外码的解码）。具体而言，外解码输入部46根据从内解码部41输入的内解码输出序列、和用于识别该序列的开头、形式等的控制信号，针对该内解码输出序列，进行输入定时调整、解扰处理、输入数据变换处理（包括软判决解码中的软输入值运算等）、输入序列顺序调整（包括交织处理或者正交变换处理）等。在外解码部42的输出变换为SFI等规定的接口规格之后输出的情况下，还进行其逆变换。
外解码运算部47进行外解码运算。作为外解码运算的处理的流程，根据来自外解码输入部46的输入定时、输入序列顺序、输入并行数等，考虑各种方式，例如，考虑对与n2个外码字对应的内解码输出序列分别进行并行处理的方法、或将针对n1比特（或者码元）并行输入数据总线的流水线处理仅执行n2级数的方法等。
该外解码运算的处理根据外编码的方法来进行。在选择了BCH码、RS码等分组码的情况下，优选进行硬判决有界距离解码（还包括消失纠正解码），在使用了LDPC码等的情况下，优选进行软判决迭代解码。在该实施方式1中，设为使用针对BCH码的硬判决有界距离解码来进行说明。
外解码输出部48进行输出定时调整、输出序列顺序调整（包括解交织处理或者正交变换处理）、加扰处理等，将其结果作为推测码字序列（暂定）输出，并且输出用于识别该序列的开头、形式等的控制信号。
另外，外解码输入部46以及外解码输出部48中的定时调整、序列顺序调整等根据所采用的外码的形式、交织的有无以及其结构、加扰的有无以及其形式等不同，但不论是什么样的结构或者形式，只要是能够对应于外编码部31的结构、并且具有作为本发明的特征性的功能的、在针对传输帧的传输区域以及冗余区域在乘积码帧的信息序列区域以及奇偶校验序列区域的分配中产生过分或不足的情况下考虑进行与该过分或不足量对应的信息序列区域以及奇偶校验序列区域的不均匀分配的重新排列的功能，则能够以各种结构来实现。另外，外解码输出部48的输出由n2并行的通常的总线信号的形式构成，但也可以在变换为例如SFI等规定的接口规格之后输出。另外，关于该序列顺序调整的细节后述。
从外解码输入部44输出的推测码字序列（暂定）以及控制信号作为纠错编码部12的解码结果、即推测码字序列以及控制信号，被发送到帧逆变换部25。帧逆变换部25进行规定的帧格式变换、复用处理，将所生成的推测信息序列输出到接收者2。
另外，内解码部41以及外解码部42输出表示内解码以及外解码的解码结果的监视信号。作为监视信号的形式，例如，可以举出在纠错时比特反转了的比特数的合计、在纠错时变更了错误数值的码元数的合计、进行了错误检测（由于不能纠正所以判定为错误残留）的要素码字数的合计等。另外，作为输出的形式，可以适当构成为仅内解码部41的解码结果、仅外解码部42的解码结果、以及内解码部41和外解码部42的解码结果的合计等。内解码部41以及外解码部42的监视信号被发送到通信控制部3。
在内解码输入部43、内解码运算部44以及内解码输出部45之间传输的数据、在外解码输入部46以及外解码运算部47以及外解码输出部48之间传输的数据、和在内解码部41以及外解码部42之间传输的数据也可以构成为以经由连接各电路之间的总线的流水线方式来交换。另外，也可以构成为设置能够从邻接的前后的电路参照的作业用存储区域来交换。另外，也可以构成为以例如SFI等规定的接口规格来连接特定的区间、例如内解码部41以及外解码部42之间。
另外，在上述说明中，示出了在纠错解码部24中将内解码输入部43、内解码运算部44、内解码输出部45、外解码输入部46、外解码运算部47以及外解码输出部48分别设置为不同的要素块的结构，但只要是与纠错编码部12对应的结构、并且具有作为本发明的特征性的功能的、在针对传输帧的传输区域以及冗余区域在乘积码帧的信息序列区域以及奇偶校验序列区域的分配中产生过分或不足的情况下进行与该过分或不足量对应的信息序列区域以及奇偶校验序列区域的不均匀分配的功能，则不一定需要将各构成要素实现为分别不同的要素块。
例如，也可以在内解码输入部43中的输入序列顺序调整的一部分中，实施内解码运算部44的运算处理的一部分。另外，也可以在内解码输出部45中的输出序列顺序调整的一部分中，实施内解码运算部44的运算处理的一部分。进而，也可以在外解码输入部46中的输入序列顺序调整的一部分中，实施外解码运算部47的运算处理的一部分。进而，也可以在外解码输出部48中的输出序列顺序调整的一部分中，实施外解码运算部47的运算处理的一部分。进而，也可以通过将内解码输出部45中的输出序列顺序调整的一部分和外解码输入部46中的输入序列顺序调整的一部分整合并同时执行而构成为1个要素块。
接下来，说明纠错解码部24的不同的结构。图4是示出本发明的实施方式1的数字传输系统的纠错解码部的不同的结构例的框图。
如图4所示，纠错解码部24′是如第1内解码部41a、第1外解码部42a、第2内解码部41b、第2外解码部42b……第n内解码部41n、第n外解码部42n那样，将内解码部41以及外解码部42以规定的迭代数量级联连接而构成的。该纠错解码部24′是与纠错编码部12对应的结构，具有对由纠错编码部12编码而得的纠错码进行迭代解码的功能。
在图4中，对内解码部41a的内解码输入部43a，以规定的串行或者并行的顺序、或者SFI等规定的接口规格，输入根据来自通信路16的接收信号通过解调部21和A/D变换部22以及帧同步部23进行解调处理、A/D变换处理、信号处理、复用分离化等而得到的量化接收序列、和用于识别量化接收序列中包含的传输帧的开头、形式等的控制信号。
内解码部41a进行第1次迭代的内解码处理，将处理结果作为内解码输出序列输出，并且输出在识别该序列的开头、形式时参照的控制信号。接下来，外解码部42a进行第1次迭代的外解码处理，将处理结果作为推测码字序列（暂定）输出，并且输出在识别该序列的开头、形式等时参照的控制信号。另外，关于内解码处理以及外解码处理，进行与上述处理相同的处理。
接下来，内解码部41b进行第2次迭代的内解码处理，将处理结果作为内解码输出序列输出，并且输出在识别该序列的开头、形式时参照的控制信号。外解码部42b进行第2次迭代的外解码处理，将处理结果作为推测码字序列（暂定）输出，并且输出在识别该序列的开头、形式等时参照的控制信号。另外，关于内解码处理以及外解码处理，进行与上述处理相同的处理。这样，将由内解码部41和外解码部42执行的解码处理迭代进行规定的次数（=n）。
最后，从成为迭代的最终次的外解码部42n的外解码输出部（未图示）输出的推测码字序列（暂定）以及控制信号作为纠错解码部24的解码结果（推测码字序列以及控制信号）被输出到帧逆变换部25。帧逆变换部25将进行规定的帧格式变换、复用而得到的推测信息序列输出到接收者2。
另外，内解码部41以及外解码部42输出表示内解码以及外解码的解码结果的监视信号。作为监视信号的形式，例如，可以举出在纠错时比特反转了的比特数的合计、在纠错时变更了错误数值的码元数的合计、进行了错误检测（由于不能纠正所以判定为错误残留）的要素码字数的合计等。另外，作为输出的形式，可以适当构成为仅第1次迭代的内解码部41a的解码结果、仅第n次迭代的外解码部42n的解码结果、以及每个迭代单位的内解码部41以及外解码部42的合计等。内解码部41以及外解码部42的监视信号被发送到通信控制部3。
另外，关于图4所示的纠错解码部24′，示出了根据迭代数将内解码部41和外解码部42级联连接的例子，但也可以构成为将内解码部41和外解码部42仅保持1组或者迭代数以下的几组，以纠错解码部24的输入输出频率的2倍或者几倍的速度工作，将外解码部42的输出再次反馈输入到内解码部41。
接下来，说明在纠错编码部12以及纠错解码部24中执行的、输入输出序列顺序调整、特别是交织处理以及解交织处理的细节。
图15是示出骨干系统光传输中的标准的传输帧，示出依照上述参考文献1的OTUk帧的说明图。
在图15中，OUT Row1的开头16字节（1字节视为8比特）被分配为OH（OverHead，开销）、接下来238×16字节被分配为净荷（Payload）、接下来16×16字节被分配为FEC（Forward ErrorCorrection，前向纠错）冗余（Redundancy），在纸面上从左向右传输。同样地，从OUT Row2传输OUT Row4。此处，设为将OH称为控制区域、将OH以及净荷合起来称为传输区域、将FEC冗余称为冗余区域。针对该OTUk帧，在纠错编码部12以及纠错解码部24中，将传输区域作为信息序列区域来进行处理，将冗余区域作为奇偶校验序列区域来进行。
使用图14如上所述，在基于以往的乘积码的乘积码帧中，需要将信息序列区域和奇偶校验序列区域确保为长方形。由于该限制，无法将OTUk帧的传输区域以及冗余区域合适地分配为乘积码帧的信息序列区域以及奇偶校验序列区域。
另一方面，图5是示出本发明的实施方式1的数字传输系统的乘积码帧的帧格式的说明图。
图5所示的帧格式包括乘积码帧的第1信息序列区域101、乘积码帧的外码奇偶校验序列区域102、乘积码帧的第1内码奇偶校验序列区域103、乘积码帧的第2内码奇偶校验序列区域104、Check onCheck区域（对外码以及内码这两者的奇偶校验序列分配的区域）105。
箭头201表示外码的编码方向以及其分配，箭头201a表示分配信息序列的区域，箭头201b表示分配奇偶校验序列的区域。箭头202表示第1内码的编码方向以及其分配，箭头202a表示分配信息序列的区域，箭头202b表示分配奇偶校验序列的区域。箭头203表示第2内码的编码方向以及其分配，箭头203a表示分配信息序列的区域，箭头203b表示分配奇偶校验序列的区域。
图6是示出本发明的实施方式1的数字传输系统的乘积码帧的不同的帧格式的说明图。
图6所示的帧格式示出乘积码帧的第2信息序列区域106来代替乘积码帧的第2内码奇偶校验序列区域104。进而，具有表示第0内码的编码方向以及其分配的箭头204来代替箭头203，204a表示分配信息序列的区域，204b表示分配奇偶校验序列的区域。其它结构与图5相同。
在图5所示的乘积码帧的例子中，示出了在针对传输帧的传输区域以及冗余区域在乘积码帧的信息序列区域以及奇偶校验序列区域的分配中产生过分或不足的情况下，在进行与该过分或不足量对应的信息序列区域以及奇偶校验序列区域的不均匀分配的处理中，特别是相对传输帧的冗余区域，乘积码帧的奇偶校验序列区域少的情况。
另一方面，在图6所示的乘积码帧的例子中，示出了在针对传输帧的传输区域以及冗余区域在乘积码帧的信息序列区域以及奇偶校验序列区域的分配中产生过分或不足的情况下，在进行与该过分或不足量对应的信息序列区域以及奇偶校验序列区域的不均匀分配的处理中，特别是相对传输帧的冗余区域，乘积码帧的奇偶校验序列区域多的情况。
此处，参照图5以及图6，对纠错编码部12的编码方法进行说明。另外，在乘积码的情况下，可以从纵向和横向中的任意一个开始编码，但以下为便于说明，将横向的要素码定义为外码C1（先编码），将纵向的要素码定义为内码C2（后编码）。另外，将外码C1的码长、信息长定义为n1以及k1，以下记载为（n1，k1）。另外，n1对应于乘积码帧的列数。另外，将第1内码C21的码长、信息长定义为n21以及k21，以下记载为（n21，k21）。同样地，将第2内码C22以及第0内码C20的码长、信息长定义为（n22，k22）、（n20，k20）。另外，n2对应于乘积码帧的行数，定义为n2=n21=n22=n20。
在图5中，箭头201表示外码C1的编码方向（纸面上的从左方向向右方向），箭头201a表示分配信息序列的区域，箭头201b表示分配奇偶校验序列的区域。编码结果为使第1信息区域101和外码奇偶校验序列区域102分离的系统码的结构。针对外码C1，例如，通过与n2个外码字对应地分别并行处理的方法、或将针对n1比特（或者码元）并行输入数据总线的流水线处理仅执行n2级数等进行编码。另外，外码的编码结果在图6的乘积码帧的情况下也成为同样的结构。
接下来，在图5中，箭头202、203表示第1内码C21以及第2内码C22的编码的方向（纸面上的从上方向向下方向），箭头202a、203a表示分配信息序列的区域，箭头202b、203b表示分配奇偶校验序列的区域。编码结果为使第1信息区域101、和第1内码奇偶校验序列区域103或者第2内码奇偶校验序列区域104分离的系统码的结构。另外，在内码的编码中，通过将外码奇偶校验序列区域102视为信息序列而利用第1内码进行编码，生成Check on Check区域105。针对n11个某第1内码C21以及n12个（对应于第2内码奇偶校验序列区域104的列数）某第2内码C22，例如，通过与n11个第1内码字以及n12个第2内码字对应地分别并行处理的方法、或将针对n2比特（或者码元）并行输入数据总线的流水线处理仅执行n1级数（=n11+n12）等进行编码。
在图6的内码的编码中，如箭头202以及箭头204所示，通过n11个某第1内码C21以及n10个某第0内码C20进行编码。在第0内码C20时，将第1信息序列区域101以及第2信息序列区域106视为信息序列，将编码结果的奇偶校验序列分配给第1内码奇偶校验序列区域103。关于其它编码方法的细节，与图5相同。
在图5以及图6的乘积码帧中成为问题的是指：作为成为乘积码的条件的、是否生成Check on Check区域105、即Check on Check区域105中包含的奇偶校验序列区域是否成为外码C1以及第1内码C21这两者的奇偶校验序列。
在图5中，为了满足该条件，设为使第2内码C22构成为第1内码C21的部分码。将其记载为另外，在图6中，为了满足该条件，设为使第1内码C21构成为第0内码C20的部分码。将其记载为
Figure BDA0000380276920000182
这样，通过使各内码构成为部分码，实施方式1的数字传输系统的乘积码帧能够构成为乘积码。由此，在针对传输帧的传输区域以及冗余区域在乘积码帧的信息序列区域以及奇偶校验序列区域的分配中产生过分或不足的情况下，能够进行与该过分或不足量对应的信息序列区域以及奇偶校验序列区域的不均匀分配，进而作为乘积码的特征的、由于存在Check on Check区域105而所有码字比特（或者码元）通过外码以及内码这两者进行纠错编码，能够提高纠错能力。
进而，图7以及图8示出实施方式1的数字传输系统的乘积码帧的其它帧格式。
图7所示的帧格式表示将第2内码奇偶校验序列区域104分割为多个区域的情况。编码方法以及条件与图5所示的例子相同。另外，多个某第2内码奇偶校验序列区域104的列数的总计是n12，视为与图5所示的例子相同。
另外，图8所示的帧格式表示将第2信息序列区域106分割为多个区域的情况。编码方法以及条件与图6所示的例子相同。另外，多个某第2信息序列区域106的列数的总计是n10，视为与图6所示的例子相同。
在图7以及图8中，使第2内码奇偶校验序列区域104或者第2信息序列区域106的位置在乘积码帧中不均匀地分散。通过这样分散，能够纠正残留错误聚集于特定部位的情况。因此，能够提高针对例如突发错误等的抗差错性。
接下来，关于实施方式1的数字传输系统的乘积码帧，举出包括具体的数值的例子进行说明。
作为传输帧采用OTU4帧，集中16帧该OTU4帧，分配给1个乘积码帧。另一方面，作为乘积码帧的要素码，可以举出以下的例子。
外码C1：BCH（1632，1588）码
第1内码C21：BCH（1280，1236）码
第2内码C22：BCH（1280，1225）码
如以下的式（1）那样定义外码C1、第1内码C21、第2内码C22的GF（211）上的原始多项式p（x）。
p（x）=x11+x2+1……（1）
在将成为p（x）的根的GF（211）上的原始元设为α时，αi的GF（211）上的最小多项式mi（x）成为以下的式（2）到式（6）。
m1（x）=p（x）……（2）
m3（x）=x11+x8+x5+x2+1……（3）
m5（x）=x11+x7+x3+x2+1……（4）
m7（x）=x11+x5+x3+x2+1……（5）
m9（x）=x11+x10+x3+x2+1……（6）
此时，如以下的式（7）那样定义外码C1、第1内码C21的生成多项式g1（x）。
g1（x）=m1（x）*m3（x）*m5（x）*m7（x）……（7）
另外，如以下的式（8）那样定义第2内码C22的生成多项式g2（x）。
g2（x）=m1（x）*m3（x）*m5（x）*m7（x）*m9（x）……（8）
如上所述，容易地知道第1内码C21以及第2内码C22满足了
Figure BDA0000380276920000191
这样的部分码的条件。
另外，设为第2内码奇偶校验序列区域104的列数的总计n12=443。
该传输帧和乘积码帧的区域的分配如下所述。
传输帧：
传输区域：1957888（=16*239*8*4*16）
冗余区域：131072（=16*16*8*4*16）
乘积码帧：
信息序列区域：1957895（=1236*1588－11*443）
※包括FEC Stuff（FEC填充）=7
奇偶校验序列区域：131065
（=11*4*1280+11*4*1588+11*443）
※包括Zero Padding（零填充）=7
另外，为了微调，在从传输帧向乘积码帧变换时，在信息序列区域中，附加例如全零和预先定义的比特而作为FEC填充。另外，同样地，为了微调，在从乘积码帧向传输帧变换时，在冗余区域中，附加例如全零和预先定义的比特而作为零填充。
另外，在该实施方式1中，不限于上述具体例所示的参数。例如，在上述例子中，示出了作为外码以及内码使用了BCH码的例子，但也可以使用RS码、LDPC码等代替BCH码。进而，关于纠错编码的方法、帧格式的长度、输入输出并行数、传输速度等，只要是可实现的组合，就可以适当组合，能够实现上述实施方式1的结构。
另外，实施方式1的结构不限于向光传输系统的应用，而还能够应用于用户系统有线通信、移动无线通信、卫星通信、或者数字记录装置等各种种类的传输系统。这在以下的实施方式2至实施方式4中也是同样的。
如以上那样，根据本发明的实施方式1，构成为在针对传输帧的传输区域以及冗余区域在乘积码帧的信息序列区域以及奇偶校验序列区域的分配中产生过分或不足的情况下，进行与该过分或不足量对应的信息序列区域以及奇偶校验序列区域的不均匀分配，所以能够抑制传输吞吐量的浪费，并且提高纠错能力。
另外，在上述实施方式1中，以在纠错编码部12中，进行了横向的外码的编码处理之后，进行纵向的内码的编码处理的情况为例子进行了说明，但不限于该情况，也可以构成为在进行了纵向的内码的编码处理之后，进行横向的外码的编码处理。进而，以在纠错解码部24中，进行了纵向的内码的解码处理之后，进行横向的外码的解码处理的情况为例子进行了说明，但不限于该情况，也可以在进行了横向的外码的解码处理之后，进行纵向的内码的解码处理。进而，示出了对纵向的内码进行信息序列区域以及奇偶校验序列区域的不均匀分配的情况的例子，但不限于该情况，也可以对横向的外码进行信息序列区域以及奇偶校验序列区域的不均匀分配。
实施方式2.
图9是示出本发明的实施方式2的数字传输系统的乘积码的帧格式的说明图。在图9中，箭头205表示第3内码的编码方向以及其分配，箭头205a表示分配信息序列的区域，箭头205b表示分配奇偶校验序列的区域。另外，关于编码结果，使乘积码帧的第3内码奇偶校验序列区域107分散设置。其它结构与上述实施方式1相同。
在图9的例子中，关于内码的编码，分成4个种类。特别是关于与上述实施方式1的差异，使用第3内码奇偶校验序列区域107，来提高第3内码C23的纠正能力，另一方面，关于由此而不足的信息序列，通过还使用第2信息序列区域106来补充，调整为乘积码帧整体的信息序列区域以及奇偶校验序列区域的大小与实施方式1相同。设为第3内码C23构成为第2内码C22、第1内码C21以及第0内码C20的部分码。即，成为
Figure BDA0000380276920000211
如以上那样，根据该实施方式2，构成为使用第3内码奇偶校验序列区域107来提高第3内码C23的纠正能力，所以在迭代解码中，纠正能力高的内码C23的纠正结果向其它传播，迭代解码的收敛速度提高，能够提高乘积码整体的纠正能力。
实施方式3.
图10是示出本发明的实施方式3的数字传输系统的乘积码的帧格式的说明图。在图10中，粗线所示的箭头301a、301b是表示乘积码帧中包含的开头的OTUk帧的序列顺序的箭头，细线所示的箭头302a、302b是表示乘积码帧中包含的第2个OTUk帧的序列顺序的箭头。
箭头301a表示开头的OTUk帧的传输区域的序列顺序，箭头301b表示开头的OTUk帧的冗余区域的序列顺序。另外，同样地，箭头302a表示第2个OTUk帧的传输区域的序列顺序，箭头302b表示第2个OTUk帧的冗余区域的序列顺序。另外，这些箭头的实线表示实际上包括发送数据的部分，单点划线表示用于表示序列的连接的假想的线（在点划线中不包括发送数据）。另外，为易于图解，省略了箭头301a、301b、302a、302b的一部分。以下，在第3个OTUk帧及以后也同样地进行分配。
然而，关于最后的OTUk帧的各序列，对区域303的部分，进行使用RAM的比特/字节使能的写入/读出等，从而进行分配。
图11是示出本发明的实施方式3的数字传输系统的乘积码的其它帧格式的说明图。在图11中，粗线所示的箭头311a、311b是表示乘积码帧中包含的开头的OTUk帧的Row1的序列顺序的箭头，细线所示的箭头312a、312b是表示乘积码帧中包含的开头的OTUk帧的Row2的序列顺序的箭头。
箭头311a表示开头的OTUk帧的Row1的传输区域的序列顺序，箭头311b表示开头的OTUk帧的Row1的冗余区域的序列顺序。另外，同样地，箭头312a表示开头的OTUk帧的Row2的传输区域的序列顺序，箭头312b表示开头的OTUk帧的Row2的冗余区域的序列顺序。另外，这些箭头的实线表示实际上包括发送数据的部分，单点划线表示用于表示序列的连接的假想的线（在点划线中不包括发送数据）。另外，为易于图解，省略了箭头311a、311b、312a、312b的一部分。以下，在开头的OTUk帧的Row3及以后也同样地进行分配。
另外，用双点划线分隔的区域314表示将传输区域均等地分配的区域，区域315表示将冗余区域均等地分配的区域，区域316表示将传输区域以及冗余区域不均等地分配的区域。
在该图11的乘积码帧中，关于OTUk帧的传输区域的序列，如箭头311a以及箭头312a所示，首先针对区域314的部分在纵向上均等地进行分割分配，针对区域316的部分在纵向上不均等地进行分配。接下来，关于OTUk帧的冗余区域的序列，如箭头311b以及箭头312b所示，首先针对区域316的部分在纵向上不均等地进行分割分配，针对区域315的部分在纵向上均等地进行分配。另外，关于区域314以及区域315的部分，根据纠错编码部12或者纠错解码部24的内部的并行输入数据总线的总线宽度或者RAM的字长等，以易于进行均等的处理的比特（或者码元）宽度进行分配。另一方面，针对区域316的部分，进行使用RAM的比特/字节使能的写入/读出等，从而进行分配。
图12是示出本发明的实施方式3的数字传输系统的乘积码的其它帧格式的说明图。在图12中，粗线所示的箭头321a、321b是表示乘积码帧中包含的开头的OTUk帧的Row1的序列顺序的箭头，细线所示的箭头322a、322b是表示乘积码帧中包含的最后的OTUk帧的Row4的序列顺序的箭头。
箭头321a表示开头的OTUk帧的Row1的传输区域的序列顺序，箭头321b表示开头的OTUk帧的Row1的冗余区域的序列顺序。另外，同样地，箭头322a表示最后的OTUk帧的Row4的传输区域的序列顺序，箭头322b表示最后的OTUk帧的Row4的冗余区域的序列顺序。另外，这些箭头的实线表示实际上包括发送数据的部分，单点划线表示用于表示序列的连接的假想的线（在点划线中不包括发送数据）。另外，为易于图解，省略了箭头321a、321b、322a、322b的一部分。以下，对未图示的所有OTUk帧的各Row也同样地进行分配。
另外，用双点划线分隔的区域324表示将传输区域均等地分配的区域，区域325以及区域327表示将冗余区域均等地分配的区域，区域326表示将传输区域以及冗余区域不均等地分配的区域。
在该图12的乘积码帧中，关于OTUk帧的传输区域的序列，如箭头321a以及箭头322a所示，首先针对区域324的部分在纵向上均等地进行分割分配，针对区域326的部分在纵向上不均等地进行分配。接下来，关于OTUk帧的冗余区域的序列，如箭头321b以及箭头322b所示，首先针对区域326的部分在横向上不均等地进行分割分配，针对区域325的部分在纵向上均等地进行分配，针对区域327的部分在横向上均等地进行分配。另外，关于区域324、区域325以及区域327的部分，根据纠错编码部12或者纠错解码部24的内部的并行输入数据总线的总线宽度或者RAM的字长等，以易于进行均等的处理的比特（或者码元）宽度进行分配。另一方面，针对区域326的部分，进行使用RAM的比特/字节使能的写入/读出等，从而进行分配。
如以上那样，根据该实施方式3，构成为针对同一OTUk帧的各序列，在乘积码帧中，尽量集中地排列，所以能够减轻重新排列用的RAM的写入次数。
实施方式4.
图13是示出本发明的实施方式4的数字传输系统的乘积码的帧格式的说明图。在图13中，箭头401a、401b是表示乘积码帧中包含的开头的OTUk帧的序列顺序的箭头，402a、402b是表示乘积码帧中包含的第2个OTUk帧的序列顺序的箭头。
箭头401a表示开头的OTUk帧的传输区域的序列顺序，箭头401b表示开头的OTUk帧的冗余区域的序列顺序。另外，同样地，箭头402a表示第2个OTUk帧的传输区域的序列顺序，箭头402b表示第2个OTUk帧的冗余区域的序列顺序。另外，这些箭头的实线表示实际上包括发送数据的部分，单点划线表示用于表示序列的连接的假想的线（在点划线中不包括发送数据）。
在图13中，如箭头401a以及箭头402a所示，将OTUk帧的传输区域，以一定的间隔排列，并且以一定的比例向其它位置跳跃地排列。同样地，如箭头401b以及箭头402b所示，将OTUk帧的冗余区域以一定的间隔排列，并且以一定的比例向其它位置跳跃地排列。第3个及以后的OTUk帧也以与其同样的规则性的并且分散的形式，进行重新排列。另一方面，关于最后的OTUk帧的各序列，对未图示的区域的部分，进行使用RAM的比特/字节使能的写入/读出等，从而进行分配。
如以上那样，根据该实施方式4，构成为使同一OTUk帧的各序列在乘积码帧中尽量分散而排列，所以能够提高抗突发差错性。
另外，本申请发明能够在本发明的范围内，实现各实施方式的自由的组合、或者各实施方式的任意的结构要素的变形、或者各实施方式中的任意的结构要素的省略。
产业上的可利用性
如以上那样，本发明的纠错编码装置、纠错解码装置、以及其方法根据例如在乘积码帧的信息序列区域、奇偶校验序列区域的分配中发生的过分或不足，将信息序列区域不均匀地分配到奇偶校验序列区域，和/或将奇偶校验区域不均匀地分配到信息序列区域，从而能够抑制传输吞吐量的浪费，并且提高纠错处理能力，所以适用于数字传输系统等。

Claims (10)

1.一种纠错编码装置，对传输帧进行基于乘积码的纠错编码，其特征在于，
具备纠错编码部，该纠错编码部对构成所述传输帧的传输区域以及冗余区域，进行使用了所述乘积码的编码，在通过该编码生成的乘积码帧的信息序列区域和/或奇偶校验序列区域的分配中发生过分或不足的情况下，根据由所述分配发生的过分或不足，将所述信息序列区域不均匀地分配到所述奇偶校验序列区域，以及/或者将所述奇偶校验序列区域不均匀地分配到所述信息序列区域。
2.根据权利要求1所述的纠错编码装置，其特征在于，
所述纠错编码部在作为构成所述乘积码帧的要素码的外码和/或内码的各要素码满足了规定的部分码的条件的情况下，将所述信息序列区域不均匀地分配到所述奇偶校验序列区域，或者将所述奇偶校验序列区域不均匀地分配到所述信息序列区域。
3.根据权利要求2所述的纠错编码装置，其特征在于，
所述纠错编码部对所述外码和/或所述内码的各要素码进行系统编码。
4.根据权利要求1所述的纠错编码装置，其特征在于，
所述纠错编码部根据由所述分配发生的过分或不足，将所述信息序列区域分散地分配到所述奇偶校验序列区域，以及/或者将所述奇偶校验序列区域分散地分配到所述信息序列区域。
5.一种纠错解码装置，进行基于乘积码的纠错解码，其特征在于，
具备纠错解码部，该纠错解码部对外码以及内码进行解码，该外码以及内码是如下的结构：针对构成传输帧的传输区域以及冗余区域，在通过所述乘积码生成的乘积码帧的信息序列区域以及奇偶校验序列区域的分配中发生过分或不足，根据由该分配发生的过分或不足，将所述信息序列区域不均匀地分配到所述奇偶校验序列区域，或者将所述奇偶校验序列区域不均匀地分配到所述信息序列区域。
6.根据权利要求5所述的纠错解码装置，其特征在于，
所述外码以及内码的各要素码满足规定的部分码的条件。
7.根据权利要求6所述的纠错解码装置，其特征在于，
所述外码和/或所述内码的各要素码被系统编码。
8.根据权利要求5所述的纠错解码装置，其特征在于，
所述信息序列区域被分散地分配到所述奇偶校验序列区域，以及/或者所述奇偶校验区域被分散地分配到所述信息序列区域。
9.一种纠错编码方法，对传输帧进行基于乘积码的纠错编码，其特征在于，
纠错编码部对构成所述传输帧的传输区域以及冗余区域，进行使用了所述乘积码的编码，在通过该编码生成的乘积码帧的信息序列区域以及奇偶校验序列区域的分配中发生过分或不足的情况下，根据由所述分配发生的过分或不足，将所述信息序列区域不均匀地分配到所述奇偶校验序列区域，或者将所述奇偶校验序列区域不均匀地分配到所述信息序列区域。
10.一种纠错解码方法，进行基于乘积码的纠错解码，其特征在于，
纠错解码部对外码以及内码进行解码，该外码以及内码是如下的结构：针对构成传输帧的传输区域以及冗余区域，在通过所述乘积码生成的乘积码帧的信息序列区域以及奇偶校验序列区域的分配中发生过分或不足，根据由该分配发生的过分或不足，将所述信息序列区域不均匀地分配到所述奇偶校验序列区域，或者将所述奇偶校验序列区域不均匀地分配到所述信息序列区域。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111277830A (zh) * 2018-12-05 2020-06-12 华为技术有限公司 一种编码方法、解码方法及装置
US11239944B1 (en) 2020-08-14 2022-02-01 Huawei Technologies Co., Ltd. Methods and devices for rate adaptive forward error correction using a flexible irregular error correcting code

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9231721B1 (en) * 2012-06-28 2016-01-05 Applied Micro Circuits Corporation System and method for scaling total client capacity with a standard-compliant optical transport network (OTN)
US9009577B1 (en) * 2012-11-13 2015-04-14 Xilinx, Inc. Circuitry and method for forward error correction
US9065483B2 (en) * 2013-01-21 2015-06-23 Micron Technology, Inc. Determining soft data using a classification code
US9397706B1 (en) * 2013-10-09 2016-07-19 Avago Technologies General Ip (Singapore) Pte. Ltd. System and method for irregular multiple dimension decoding and encoding
JP6291296B2 (ja) * 2014-03-14 2018-03-14 日本放送協会 連接符号を用いた送信装置及び受信装置
US10069516B2 (en) 2014-04-23 2018-09-04 Mitsubishi Electric Corporation Communication device, communication system, and error correction frame generation method
JP6272581B2 (ja) 2015-09-07 2018-01-31 三菱電機株式会社 符号化装置、復号装置及び送信装置
US10673465B2 (en) * 2016-11-30 2020-06-02 Toshiba Memory Corporation Memory controller, memory system, and control method
CN109660319B (zh) * 2018-12-29 2021-07-23 北京金山安全软件有限公司 网络数据传输方法、装置及电子设备
CA3177569A1 (en) * 2019-05-15 2020-11-19 Xiang He Data transmission method and apparatus

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1277494A (zh) * 1999-06-11 2000-12-20 阿尔卡塔尔公司 卫星应用中使用乘积码对信元进行编码的方法
US20030126548A1 (en) * 2001-12-03 2003-07-03 Mitsubshi Denki Kabushiki Kaisha Method for obtaining from a block turbo-code an error correcting code of desired parameters
US7071851B1 (en) * 2005-01-31 2006-07-04 Hitachi Global Storage Technologies Netherlands B.V. Techniques for implementing non-uniform constraints in modulation encoded data
CN101877592A (zh) * 2009-04-28 2010-11-03 三菱电机株式会社 纠错装置以及纠错方法
US20110083052A1 (en) * 2009-10-05 2011-04-07 The Hong Kong Polytechnic University Method and system for encoding and decoding low-density-parity-check (ldpc) codes

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69317867T2 (de) * 1992-12-14 1998-10-22 Koninkl Philips Electronics Nv Verfahren und Vorrichtung zur Realisierung eines Quasiproduktkodes mit verschiedenen Fehlerschutzstufen
KR100918765B1 (ko) * 2001-10-20 2009-09-24 삼성전자주식회사 부호분할다중접속 이동통신시스템에서 부호화 및 레이트매칭장치 및 방법
US7296212B1 (en) * 2002-11-15 2007-11-13 Broadwing Corporation Multi-dimensional irregular array codes and methods for forward error correction, and apparatuses and systems employing such codes and methods
WO2005069492A1 (ja) * 2004-01-20 2005-07-28 Nec Corporation 検査行列生成方法、データ伝送システム、符号化装置、復号装置および検査行列生成プログラム
WO2006016209A1 (en) * 2004-08-05 2006-02-16 Nokia Corporation Irregularly structured, low denisty parity check codes
US7757150B2 (en) * 2004-08-13 2010-07-13 Nokia Corporation Structured puncturing of irregular low-density parity-check (LDPC) codes
US7590920B2 (en) * 2005-08-05 2009-09-15 Hitachi Global Storage Technologies Netherlands, B.V. Reduced complexity error correction encoding techniques
US8103935B2 (en) * 2005-08-10 2012-01-24 Mitsubishi Electric Corporation Test matrix generating method, encoding method, decoding method, communication apparatus, communication system, encoder and decoder
US7934146B2 (en) * 2006-10-18 2011-04-26 Nokia Corporation Method, apparatus and computer program product providing for data block encoding and decoding
KR101466695B1 (ko) * 2008-04-30 2014-12-01 삼성전자주식회사 멀티 비트 레벨 데이터의 부호화 및 복호화 방법
US8631299B2 (en) * 2009-11-17 2014-01-14 Mitsubishi Electric Corporation Error correction encoding method and device, and communication system using the same
JP5091996B2 (ja) * 2010-09-09 2012-12-05 株式会社東芝 誤り訂正復号器、メモリコントローラ及び受信機

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1277494A (zh) * 1999-06-11 2000-12-20 阿尔卡塔尔公司 卫星应用中使用乘积码对信元进行编码的方法
US20030126548A1 (en) * 2001-12-03 2003-07-03 Mitsubshi Denki Kabushiki Kaisha Method for obtaining from a block turbo-code an error correcting code of desired parameters
US7071851B1 (en) * 2005-01-31 2006-07-04 Hitachi Global Storage Technologies Netherlands B.V. Techniques for implementing non-uniform constraints in modulation encoded data
CN1828754A (zh) * 2005-01-31 2006-09-06 日立环球储存科技荷兰有限公司 在调制编码数据中实现非均匀约束的技术
CN101877592A (zh) * 2009-04-28 2010-11-03 三菱电机株式会社 纠错装置以及纠错方法
US20110083052A1 (en) * 2009-10-05 2011-04-07 The Hong Kong Polytechnic University Method and system for encoding and decoding low-density-parity-check (ldpc) codes

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111277830A (zh) * 2018-12-05 2020-06-12 华为技术有限公司 一种编码方法、解码方法及装置
CN111277830B (zh) * 2018-12-05 2022-09-23 华为技术有限公司 一种编码方法、解码方法及装置
US11239944B1 (en) 2020-08-14 2022-02-01 Huawei Technologies Co., Ltd. Methods and devices for rate adaptive forward error correction using a flexible irregular error correcting code
WO2022033053A1 (en) * 2020-08-14 2022-02-17 Huawei Technologies Co., Ltd. Methods and devices for rate adaptive forward error correction using a flexible irregular error correcting code

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