CN103392317B - 路由器和交换机架构 - Google Patents

Abstract

一种用于包传输网络的包交换系统，所述系统具有的构架包括多个线路卡，每个都包括具有处理元件的入口路径流水线和出口缓冲区，以及在不存在交换机结构时将所述线路卡以全网连通彼此连接的光电进/出(IO)互连，其中每个线路卡的所述入口路径流水线都利用所述光电IO互连被耦接到每个所述多个线路卡的所述出口缓冲区。

Description

路由器和交换机架构

相关申请的交叉引用

根据35U.S.C.§119(e)，本发明要求2010年10月28日提交的标题为“RouterandSwitchArchitecture”的61/407,461号美国临时申请的优先权，其全部内容在此引用作为参考。

技术领域

一般来说，本发明涉及路由器和交换机架构，确切地说，涉及使用全网连通架构的高端路由器和包交换系统。

背景技术

高速路由器和数据交换系统以其被构建、执行其操作以及处置流经该系统的数据的方式共享基本的总体结构。图1描述了这样的高速数据交换系统的一般架构。虽然不同的系统可能在实施中有变化，但是大多数下面介绍的基本元件都能够在一切系统中找到，尽管每个都有其自己的独特实施风格。

以下是一般系统的主要元件的说明（参考图1）。高速路由器和数据通信交换系统由一组N个线路卡10组成。这些线路卡的每一个都连接到数据网络（未显示），以便对网络收发信息。在典型的包交换网络中，基本信息单元是包，所以每个线路卡都从网络接收包并且向网络发送包。给定系统中的全部线路卡都经由内部互连12彼此连接。在处置大量带宽的高速系统中实施这样的互连的普通方式是以更高效方式允许从用作源线路卡的一组线路卡10向用作目的地线路卡的一组线路卡10’发送信息的交换机结构。

包从网络到达线路卡10时，被输入缓冲区20吸收然后被传递到一组元件22，由这组元件对包执行多种处理和处置。在典型的路由器中，这包括处理2层帧头（如在接口为因特网的情况下处理因特网帧头）的元件，以及如以色列约克尼穆的EZchip半导体有限公司的接口板中的网络处理器，它执行目的地分解（根据IP地址查找、MPLS标签查找和使用包头中任何其他字段及字段的任何组合的基于ACL转发的任何一种），这导致该包应当被发送到哪个线路卡的决策。此外，被配置的任意入口功能都在这个阶段施加。这样的功能的某些实例是过滤、管制、统计更新、头字段更新，比如TOS/EXP、TTL等，或者在包的其他字段中的搜索，全都按照特定的配置。在一切所需的操作完成后，目的地出口路径现在已知的包被传递到线路卡交换机结构接口24并且被保持在缓冲区中，直到轮到它通过交换机结构（互连）12被发送到目的地线路卡。

有许多不同类型的交换机结构体系。全部都执行N个线路卡之间的高效互连，其中每个线路卡都可能需要向其他N个线路卡的任何一个发送信息，或者以单点播送方式或者以多点播送方式，并且交换机结构算法使该互连的使用最优化。当然，这意味着交换机结构是拥塞点，因为如果例如在给定时间点，全部线路卡都需要向同一子组的线路卡发送包，某些包将不得不等待其时机，因为交换机结构互连是共享的。交换机结构的角色是考虑在全部线路卡之间的一切所提供的负载，并且在任何点处使全部线路卡之间通信量的发送最优化。显然，可能有以下情况：某些包将需要等待到其时机到来，再被发送到目的地线路卡。因此，在入口处的缓冲是需要的并且在实施交换机结构的全部系统之间是公共的。这个缓冲区通常被安排到多个队列中，每个都得到不同的处置，以便能够做到在不同类型的通信量之间的区分。例如，允许对延迟更敏感的通信量首先被发送。

当包穿过交换机结构并到达将通过其离开该系统的目的地线路卡10’时，它被放置在从交换机结构12接收信息的缓冲区26中。它被从那里传递到处置流出的通信量的一组处理元件。这组处理元件可以包括网络处理器，该网络处理器可以应用被配置为在这个出口路径对这个特定类型的包施加的任何功能。这样的功能的实例是管制流出的通信量速率，为多种安全措施应用过滤、更新各种统计以及其他。下一步，对该包的2层帧头进行处理然后传递到出口缓冲区29再发出。出口缓冲区29是能够进行不同类型数据和目的地的区分之处，使得路由器能够为每种类型的通信量提供所需要的服务等级。例如，假如有几个客户连接到了线路卡并且某些客户已经购买并支付了比其他客户更多的带宽，我们就需要将其通信量列在低支付客户通信量之前的优先地位。因此，在出口缓冲区中通常有一个排队系统能够使包排队，根据优先级、整形、BW量等给出每种类型数据的不同处置。这种出口队列是入口队列的补充，后者是由于交换机结构的拥塞所需。这种架构被称为结合的输入输出队列并且对基于最高速交换机结构的系统是典型的。

结合的输入输出队列构架虽然高效，但是在把其多个线路卡调整到非常高带宽的能力方面受到限制。这是因为需要高加速而产生的。当来自多个输入的包去往一定的输出时，理想情况下人们会希望把一切到达信息在准备好发送后马上向该输出发送。然后，能够在任何给定时间点在该输出处观察一切供给的负载。这就允许根据实际供给的负载使该通信量优先并准确地传递服务质量，其中相对于其他更高优先级流可以鉴别某些包的流。不过，为了实现这种情况，需要能够在输出处同时接收来自一切输入的信息，以便满足全部输入都希望在同一时间窗口向同一输出发送包的极端情况。这又要求在输出端的接收元件中非常高的带宽。这种带宽量典型情况下被度量为线路卡输出速度的多倍并被称为加速。因此，如果有N个线路卡，全都向一定的线路卡发送，全都是同一速度。那么，如果该输出接口板能够同时吸收来自全部输入的信息，就说它具有N倍加速。

当线路卡带宽非常高时，实现N倍加速是不切实际的，因为在通信量管理器ASIC中或存储器中（它们是输出端中的典型接收设备）接收多于一定量的信息是不切实际的。因此采用了折衷，实施了较低加速，一般地为2倍或3倍。结果，在多于2个或3个输入必须向同一输出发送信息的某些临时情况下，某些信息将不得不在输入中缓冲，因为不能够同时发送多于2个或3个（取决于所实施的加速）数据流。从而产生了结合的输入-输出队列构架。虽然这种方式提供了效率合理的解决方案，但是当线路卡的带宽进一步增大时便形成挑战。在这种情况下，由于以上叙述的相同理由──在ASIC或存储器中接收非常高的带宽时的技术困难，即使实现2倍加速都可能变为挑战。结果，在输入队列中累积的包的数量将增加，又将增加系统中包的整体延迟。如果在这些包当中，由于其携带的通信量性质有些数据流要求低延迟，这些数据流就可能收不到所期望的处置。输入队列中的这种累积对于整体通信流将导致在传递所需服务质量时进一步不准确，因为该输出现在仅仅能够观测到更小部分的通信量，因为其大多数在输入中排队。结果，包的流哪个要发送而哪个要延迟的决策不是最佳的。不仅如此，由于每个输入都独立运行并对其他输入处可用的供给负载没有信息，所以无法做出跨越全部通信量的最佳决策。最后，交换机结构和输入缓冲区都可能溢出，导致包丢失，所以这不是最佳的。结果是，代之以观测所供给的负载并做出最佳决策，而是跨每个都独立地运行的多个节点来划分发送那个通信量的决策，并且基于部分信息。每个线路卡的带宽增大得越多，这种挑战就越清楚地表明了其自身。因此，输入-输出构架呈现了带宽缩放能力的挑战。

此外，即使对于其中能够实现足够好的加速的带宽，输入-输出队列构架也呈现了配置挑战。以下就是这种情况，为了在某个输出的流出包的流当中实现某种期望的区别行为，必须在输出中以及全部输入中配置数据流的优先级和行为，因为队列能够以任何输入朝向某个输出建立。这使得配置变得更复杂。

所以，长久以来都需要有一种包交换系统，有可能把全部输入流移动到输出却不在输入处排队，与线路卡速度无关，从而实现N倍加速。这将允许仅仅在输出线路卡进行配置，使配置更简单，服务质量行为更准确和系统更小，因为它也将允许去除相关联的输入缓冲区。如果能够继续使线路卡的带宽速度提高而不使通信行为降级，也会是期望的。

发明内容

本发明涉及交换机和路由器架构，用于使用N个元件的光电全网、具有N倍加速的包交换系统。N倍加速意味着吸收N倍带宽的能力，线路卡通过N倍带宽被耦接到网络。实现的方式为把每个线路卡的输入经由光电进出（IO）互连耦接到所述网络中每个其他线路卡的输出，从而在所述包完成了入口处理后，所述包被保持在所述入口线路卡以进行部分出口处理，所以所述入口和部分出口处理都在所述入口侧进行，按照配置使用所述相同的处理元件组并执行全部所需要的出口功能。然后所述包沿着无拥塞的光电通路被发送到所述出口，在此进行了其余的出口处理。这种从每个入口到每个出口的无拥塞通路永久且同时地存在，与到达所述入口的通信类型无关。这种结构和方法提供了允许非常高速IO的全网连通。

因而根据本发明的一个实施例，提供了用于包传输网络的包交换系统，所述系统具有的构架包括多个线路卡，每个都包括具有处理元件的入口路径流水线和出口缓冲区，以及在不存在交换机结构时将所述线路卡以全网连通彼此连接的光电进/出(IO)互连，其中每个线路卡的所述入口路径流水线都利用所述光电IO互连被耦接到所述多个线路卡中的每一个的所述出口缓冲区。

根据一个实施例，所述光电IO互连包括多个集成电路芯片，每个都具有多个光源把处理后数据从所述线路卡中的一个上的入口路径流水线，经由所述光电IO互连上的多个光电探测器传送到所述线路卡中的另一个上的出口缓冲区。

根据本发明进一步的实施例，所述光电IO互连包括CMOS芯片，其逻辑电路被耦接到垂直腔面发射激光器（VCSEL）阵列和光电探测器（PD）阵列，其中所述CMOS电路包括连接在所述CMOS芯片上数字电路与所述VCSEL之间的接口电路，以及连接在所述光电探测器与所述CMOS芯片逻辑电路之间的接口电路。

根据本发明，也提供了创建包交换网络的方法，包括在所述网络中提供多个线路卡，以及由全网连通中用于数据交换的光电进出（IO）互连把所述多个线路卡中的每一个的入口路径流水线连接到所述多个线路卡中的每一个的出口缓冲区。

根据本发明的优选实施例，所述方法进一步包括通过把集成电路耦接到光源和光电探测器，以及在所述光源与所述集成电路之间以及在所述光电探测器与所述集成电路之间耦接接口电路，形成所述光电IO互连。

根据本发明，也提供了经由包交换网络的包交换方法，包括在第一线路卡的入口路径流水线中接收包，在所述入口路径流水线中执行入口处理和部分的出口处理，包括确定所述包的目的地地址，把处理的包经由将所述网络中的每个线路卡以全网连通连接到所述网络中每个线路卡上的出口缓冲区的光电进出（IO）互连传送到第二线路卡上的出口缓冲区，以及在所述第二线路卡的所述出口缓冲区中执行附加的出口处理。

根据优选实施例，执行入口处理的步骤包括将内部数据结构附加到所述包，表明在所述出口需要的附加处理，以及执行附加出口处理的步骤包括执行在所述内部数据结构中表明的所述附加处理。

根据进一步的实施例，在所述网络连通的每端都以高达N倍的速度执行所述传送步骤。优选情况下，使用了N个元件的光电全网在所述网络连通的每一端以高达N倍（所述线路卡速度的倍数）的速度执行所述传送步骤。

附图说明

连同附图根据以下详细说明，将进一步理解和认识到本发明，其中：

图1是现有技术交换机架构的示意性展示；

图2是根据本发明的一个实施例建造和运行的路由器和交换机架构的示意性展示；

图3是根据本发明的数据交换系统的全网构架的示意性展示；

图4是耦接两个线路卡的示范方式的示意性展示。

具体实施方式

本发明涉及用于包交换系统的创新交换机架构。以下是该创新交换系统的架构的说明，该交换系统能够比常规架构性能更好并且需要的硬件组件更少。这又引起系统成本和功耗的显著降低。实现的方式为采用多个线路卡之间的光电进/出（IO）互连，而不是交换机结构。根据本发明的实施例，以能够实现这种创新架构的方式部署了以下详细介绍的创新光电IO技术。该光电IO互连提供了能够对标准逻辑集成电路（IC）往返发送的信息量的显著而激动人心的增长。

现在参考图2，将介绍根据本发明一个实施例的用于交换系统30的创新架构。当包从网络（未显示）到达线路卡即接口板32时，它们被吸收到入口路径包流水线34中，入口路径包流水线包括一组软件和/或硬件元件，用于执行多种处理和处置步骤。这些步骤包括2层帧头的处理（如在接口为因特网的情况下因特网帧头的处理）。同样，入口路径流水线34还可以包括网络处理器，它执行目的地查找，并且确定应当向哪个线路卡发送包。不仅如此，在来源配置的任意功能都由这个网络处理器施加到包。

不过，与以上介绍的现有技术的情况相反，根据本交换系统的当前架构，在包完成了入口处理后，该包被保持在入口线路卡中也进行部分出口处理。本发明的一个具体功能是出口处理部分地在入口侧进行（如出口目的地地址的分类和识别），而部分地在出口侧进行（如排队、整形、管制）。优选情况下，内部数据结构在入口处理期间被附加到数据，包括内部帧头，携带着有关出口处所需要处理的内部信息，如果有的话。本发明进一步的具体功能在于，一旦在入口侧识别出了出口目的地，就存在着直接从该入口到特定出口的无拥塞通路，而与整个系统中所供给的负载无关。能够这样做是因为，在完成了入口处理并识别出目的地出口连同目的地出口队列，以及使用光电互连的任意需要的出口操作（如应当在出口中应用的管制器）后，就能够提供从任意入口到任意出口的足够带宽，实现无拥塞的路径。在入口侧能够完成出口处理的附加部分，因为在已经确定了目的地后，就能够查找出口配置以及能够向该包进一步施加所要求的功能，如果确实有的话。完成了入口线路卡中的出口处理后，包被发送到目的地线路卡35的出口缓冲区38，在此执行其余的出口处理。所以，交换系统的这种新颖构架不需要交换机结构。相反，如图2所示，包从入口路径流水线被直接发送到目的地输出缓冲区38。入口路径处理元件将内部帧头附加到每个包。这种帧头被用于向输出缓冲区表明该包需要何种处置以便完成出口处理。应当认识到，可以采用在传送数据期间所使用的常规方法，如提供冗余和误码检测、光调制等。

不过，为了这样的架构允许从入口缓冲区34直接向出口缓冲区38发送包，正如图2所示，也必须提供在一定的时间点全部N个线路卡必须向同一目的地接口板发送包的情况。如果目的地接口板无法同时吸收全部这种通信量，在入口的某些包将不得不被缓冲，从而网络在没有交换机结构情况下将可能不工作，正如在图1的常规网络中使用的那样。

根据本发明，以及为了实现图2所示的架构，部署了新的光电IO互连40，它以非常低的功率增加了能够进出正规数字集成电路（IC）的信息量的数量级。这种光电IO40用于把每个线路卡的入口路径流水线34中的处理元件直接连接到每个其他线路卡的出口缓冲区38，如图3所示。光电IO提供了等于或大于每个线路卡N倍带宽的带宽量（因此等于或大于N倍加速），使得在需要时全部线路卡都能够同时向同一目的地线路卡发送数据，并且该目的地线路卡又能够由于该光电连接，同时吸收全部数据。

根据本发明，在交换系统中以全网连通架构实现光电IO互连40，消除了对入口中缓冲的需要和对交换机结构的需要。创建从任意线路卡到任意线路卡的光电全网连通，允许全网连通的每个这样的目的地同时从全部加入的接收线路卡吸收信息。因此，在网络连通的每端都提供了具有N倍加速的全网连通。

这导致消除了交换机结构、来自交换系统架构的输入队列和来自结构的出口缓冲区，并且允许更小、更廉价和更低功耗的架构。

根据一个实施例，光电IO互连包括耦接到无源光学元件第一阵列的VCSEL阵列以及以与VCSEL阵列进行光学通信方式部署的光电探测器（PD）阵列。无源光学元件的第二阵列被耦接到PD阵列。提供的结构用于支持这些阵列到所述PD。适合的光电IO设备的一个实例被详细说明在2010年4月20日授予申请人的7,702,191号美国专利申请中，本文在此引用作为参考。

必须从CMOS芯片发出的信息由CMOS芯片逻辑电路发送给了接口电路，并且从接口电路那里到VCSEL。所述VCSEL为光源，由来自接口电路的电信号根据要被发送的信息调制，在耦接到该源线路卡的光电互连中把数字信号转换为模拟信号。从而从该源发出调制光。

以类似方式，到达与目的地接口板耦接的光电互连中光电探测器（PD）的调制光被接收，并且被光电探测器转变为电信号，然后传送到CMOS上的接口电路。接口电路放大该信号然后把其转变为逻辑电信号，它然后被传送到CMOS芯片上的逻辑电路，在目的地接口板中把模拟信号转换为数字信号。能够连接与VCSEL阵列和PD阵列相关联的多个这样的CMOS芯片以实现根据本发明的交换。作为替代，能够采用任何其他适合的光电IO互连结构。

优选情况下，VCSEL和PD都被安排在阵列中。如以上介绍，它们在一侧附着到CMOS，而在另一侧附着到与之相连的具有多个光纤束的束。这些光纤的某些把调制光从VCSEL引导到另一个结构类似的CMOS芯片上的PD。同样，其余光纤把调制光从带有类似结构的远程CMOS芯片上的VCSEL引导到目的地PD。因此，根据本发明的布局允许在逻辑CMOS芯片之间发送和接收光信息。由于在CMOS芯片之间的信息传送以光学方式进行，所以能够传送的带宽量比一切电气实现高得多。不仅如此，只需要小得多的CMOS芯片面积来支持连接元件，并且能够采用低得多的功率传送相同的数据量。

被连接到该束的光纤组的布局使得从每个线路卡上的每个发送CMOS芯片，如从入口路径流水线34，到每个线路卡上的接收CMOS芯片，比如出口缓冲区38，都存在着连接，正如图2和图3的展示。应当认识到，全部或几个CMOS芯片与线路卡的电路都能够被安装在同一PCB板上。作为替代，它们也能够被安装在不同PCB上。因此，提供了全网连通，正如以上介绍，由直接连在一个接口板上执行若干逻辑操作的CMOS芯片到另一个线路卡上执行另一种或相同逻辑操作的逻辑芯片之间的光纤网实现。这种布局的另一种结果在于，正如以上介绍，不仅已经删除了交换机结构和相关联的缓冲，而且实际底板也能够由直接光纤连通取代。

图4显示了根据本公开的各个方面，连接两个线路卡的示范方式。确切地说，结构41描述了经由光纤束49连接的两个线路卡42a和42b。线路卡n（42a）包括PCB43和集成电路，例如，CMOS芯片48，安装在PCB上。两个线路卡之间的双向连接通过每个线路卡上的发光路径和光检测路径实现。光源44被耦接到一个或多个无源光学元件46，并且通过连接器47能够经由光纤束49向线路卡m（42b）传送信息。此外，线路卡n（42a）具有光电探测器，耦接到一个或多个无源光学元件46，并且通过连接器47能够经由光纤束49从线路卡m（42b）接收信息。光源44和光电探测器45还被耦接到CMOS芯片48。图4显示了两个一致的线路卡，不过应当理解，以光纤束也可以使用两个不同的线路卡。

每个接收CMOS芯片经由光电IO能够吸收的带宽量等于或大于每个发送线路卡能够发送的量。另外，每个这样的接收CMOS芯片都连接到全部发送CMOS芯片，并且从其接收信息（它是全网，如所介绍），因此它能够同时从它们全体吸收信息。因此，对于由相同类型的线路卡组成的系统，每个线路卡都具有通过使用光电IO实现的N倍加速。应当注意，对于非常高速的线路卡，倍增N导致非常高的数字，产生进入CMOS芯片的非常高的带宽需求以便实现所介绍的构架。使用标准的电气IO完成是不切实际的。因此，采用光电IO互连实现了使用以上介绍的本发明构架，对于非常高速的交换系统，它更高效、具有更少的硬件并整体上消耗功率更少。

通过把光电IO应用到标准的数字CMOS芯片并且以上面介绍的方式将其连接，提供了新颖的交换机布局，它比传统路由器更快、更高效并具有更低的功耗。

虽然关于有限数量的实施例已经介绍了本发明，但是应当认识到，对本发明可以作出许多变种、修改和其他应用。应当进一步地认识到，本发明不限于上文仅仅举例所已经介绍的情况。相反，本发明仅仅由以下权利要求书限制。

Claims (12)

1.一种用于包传输网络的包交换系统，包括：

多个线路卡，每个线路卡都包括入口路径流水线和出口缓冲区；以及

光电进/出IO互连，把每个线路卡的所述入口路径流水线耦接到其他线路卡的所述出口缓冲区，其中，所述光电进/出IO互连包括：

CMOS芯片，其逻辑电路耦接到垂直腔面发射激光器VCSEL阵列和光电探测器PD阵列；以及

接口电路，在所述CMOS芯片上逻辑电路与所述VCSEL阵列之间、并且在所述CMOS芯片上逻辑电路与所述PD之间；

其中，每个线路卡的所述入口路径流水线都被配置为：

i)从所述包传输网络接收包；

ii)对所接收的包执行入口处理；

iii)对所接收的包执行部分出口处理，包括分类和识别出口目的地地址；

iv)将识别所述包仍然需要的任何附加出口处理的数据附加到所接收的包；以及

v)使用所述光电进/出IO互连将经处理的包发送到另一个线路卡的出口缓冲区。

2.根据权利要求1的系统，其中，所述光电进/出IO互连进一步包括：

耦接到所述VCSEL阵列的第一无源光学元件阵列；以及

耦接到所述PD阵列的第二无源光学元件阵列；

其中所述PD与所述VCSEL阵列进行光通信；以及

其中所述PD阵列和VCSEL阵列在机械上和热力学上与所述第一无源光学元件阵列和第二无源光学元件阵列隔离。

3.根据权利要求1的系统，其中，所述光电进/出IO互连包括无拥塞通路，所述无拥塞通路从每个线路卡的所述入口路径流水线到每个线路卡的所述出口缓冲区，与从所述包传输网络到达所述线路卡的通信类型无关。

4.一种创建用于包传输网络的包交换系统的方法，包括：

提供多个线路卡，每个线路卡都包括入口路径流水线和出口缓冲区；

通过光电进/出IO互连，把每个线路卡的所述入口路径流水线耦接到其他线路卡的所述出口缓冲区，其中，所述光电进/出IO互连包括：

CMOS芯片，其逻辑电路耦接到垂直腔面发射激光器VCSEL阵列和光电探测器PD阵列；以及

接口电路，在所述CMOS芯片上逻辑电路与所述VCSEL阵列之间、并且在所述CMOS芯片上逻辑电路与所述PD之间；

在所述入口路径流水线处从所述包传输网络接收包；

在所述入口路径流水线处对所接收的包执行入口处理和部分出口处理，所述部分出口处理包括分类和识别出口目的地地址；

将识别所述包仍然需要的任何附加出口处理的数据附加到所接收的包；以及

使用所述光电进/出IO互连将经处理的包发送到另一个线路卡的出口缓冲区。

5.根据权利要求4的方法，进一步包括：

将第一无源光学元件阵列耦接到所述VCSEL阵列；

将第二无源光学元件阵列耦接到所述PD阵列；

其中所述PD与另一个所述CMOS芯片中的所述VCSEL进行光通信；以及

其中所述PD阵列和VCSEL阵列在机械上和热力学上与所述第一无源光学元件阵列和第二无源光学元件阵列隔离。

6.一种通过包交换网络的包交换方法，包括：

在第一线路卡的入口路径流水线中接收包；

在所述入口路径流水线中对所接收的包执行入口处理和部分出口处理，包括确定、分类和识别所述包的目的地地址；

将识别所述包仍然需要的附加出口处理的数据附加到所接收的包；

经由把每个线路卡的所述入口路径流水线连接到每个所述线路卡的出口缓冲区的光电进/出IO互连，将所述处理的包传送到第二线路卡的出口缓冲区，其中，所述光电进/出IO互连包括：

CMOS芯片，其逻辑电路耦接到垂直腔面发射激光器VCSEL阵列和光电探测器PD阵列；以及

接口电路，在所述CMOS芯片上逻辑电路与所述VCSEL阵列之间、并且在所述CMOS芯片上逻辑电路与所述PD之间；以及

在所述出口缓冲区中执行所述附加出口处理。

7.根据权利要求6的方法，其中，所述传送步骤以整数的加速执行。

8.根据权利要求7的方法，其中，所述整数等于全部所述线路卡输出速度之和。

9.根据权利要求6的方法，其中，所述入口处理包括光调制。

10.根据权利要求6的方法，其中，所述出口缓冲区同时从多个所述入口路径流水线接收包。

11.根据权利要求6的方法，其中，所述出口缓冲区同时从全部所述入口路径流水线接收包。

12.根据权利要求6的方法，进一步包括在所述部分出口处理后，通过所述光电进/出IO互连在永久无拥塞通路上将所述包传送到所述出口缓冲区。