JP2014502077A - ルータおよびスイッチ・アーキテクチャ - Google Patents

Abstract

パケット伝送ネットワーク用のパケット交換システム。このシステムは、複数のライン・カードを含むアーキテクチャを有し、各ライン・カードは、処理エレメントを有する入口経路パイプラインと、出口バッファと、電−光入力／出力（ＩＯ）相互接続とを含む。電−光ＩＯ相互接続は、スイッチ・ファブリックがなく、フル・メッシュ連結性でライン・カードを互いに結合する。各ライン・カードの入口経路パイプラインは、電−光ＩＯ相互接続によって、複数のライン・カードの各々の出口バッファに結合される。
【選択図】図２

Description

関連出願に対する相互引用
[0001] 本発明は、３５Ｕ．Ｓ．Ｃ．§１１９（ｅ）に基づいて、２０１０年１０月２８日に出願され、"Router and Switch Architecture"（ルータおよびスイッチ・アーキテクチャ）と題する米国仮特許出願第６１／４０７，４６１号の優先権を主張する。この出願をここで引用したことにより、その内容全体が本願にも含まれるものとする。

[0002] 本発明は、一般的には、ルータおよびスイッチ・アーキテクチャに関し、更に特定すれば、フル・メッシュ連結性アーキテクチャ(full mesh connectivity architecture)を使用するハイエンド・ルータおよびパケット交換システムに関する。

従来技術

[0003] ハイエンド・ルータおよびデータ交換システムは、これらが構築される基礎的なアーキテクチャ構造を共有し、それらの動作を実行し、当該システムを通過するデータを取り扱う(handle)。図１は、このような高速データ交換システムについての包括的なアーキテクチャを記載している。異なるシステムでは実施態様が異なる場合もあるが、以下で説明する基礎的なエレメントは、全てのシステムにおいて見いだすことができる。とは言え、各々の実施態様にはそれ自体独特の持ち味がある。

[0004] 以下に、包括的なシステム（図１を参照）の主要なエレメントを説明する。高速ルータおよびデータ通信交換システムは、１０個で１組のライン・カード１０で構成されている。ライン・カードの各々は、情報をネットワークから受信し、情報をネットワークに送信するために、データ・ネットワーク（図示せず）にインターフェースする。典型的なパケット交換ネットワークでは、基本的な情報エレメントはパケットであり、したがって、各ライン・カードはパケットをネットワークから受信し、パケットをネットワークに送信する。所与のシステムにおける全てのライン・カードは、内部相互接続１２を介して、互いに接続されている。多くの帯域幅(a lot of bandwidth)を取り扱う高速システムにおいてこのような相互接続を実現する一般的な方法は、スイッチ・ファブリック(switch fabric)である。スイッチ・ファブリックは、ソース・ライン・カードとして動作する１組のライン・カード１０からの情報を、宛先ライン・カードとして動作する１組のライン・カード１０’に最も効率的な方法で送ることを可能にする。

[0005] パケットがネットワークからライン・カード１０に到達すると、入力バッファ２０によって吸収され、次いでパケットの様々な種類の処理および取り扱いを行う１組のエレメント２２に受け渡される。典型的なルータでは、これは、レイア２ヘッダの処理（例えば、インターフェースがイーサネットである場合、イーサネット・ヘッダの処理）のためのエレメント、および、例えば、イスラエル、YokneamのEZchip Semiconductor, Ltdのカードにおけるネットワーク・プロセッサを含む。このネットワーク・プロセッサは、宛先解明を実行し（ＩＰアドレス参照、ＭＰＬＳラベル参照、およびＡＣＬＬベースの転送のうち任意のものに基づき、パケット・ヘッダにおける任意の他のフィールド、および任意のフィールドの組み合わせを使用する）、この宛先解明は、どのライン・カードにパケットを転送すべきかについての判断に至る。加えて、この段階において、構成された任意の入口機能(ingress feature)が適用される。このような機能の例には、フィルタリング、規制(policing)、統計更新、ＴＯＳ／ＥＸＰ、ＴＴＬ等のようなヘッダ・フィールド更新、またはパケットの他のフィールドにおけるサーチがあり、全て特定の構成に従う。全ての必要とされる動作が完了した後、この時点で宛先出口経路(destination egress path)が分かっているパケットが、ライン・カード・スイッチ・ファブリック・インターフェース２４に受け渡され、スイッチ・ファブリック（相互接続）１２を介して宛先のライン・カードに送られる順番が来るまで、バッファ内に保持される。

[0006] スイッチ・ファブリック・アーキテクチャには、多くの異なるタイプがある。全ては、Ｎ個のライン・カード間に効率的な相互接続を実現しており、各ライン・カードは、他のＮ個のライン・カードのうち任意のものに、ユニキャストまたはマルチキャストで情報を送る必要がある場合もあり、スイッチ・ファブリック・アルゴリズムは、相互接続の使用を最適化する。これは、勿論、スイッチ・ファブリックが輻輳ポイントであることを含意している。何故なら、例えば、所与の時点において、全てのライン・カードが、ライン・カードの同じ部分集合にパケットを送る必要がある場合、パケットの一部はそれらの順番を待たなければならない。何故なら、相互接続されるスイッチ・ファブリックは共有されているからである。スイッチ・ファブリックの役割は、全てのライン・カードにわたって全ての提示負荷(offered load)を監視し、いずれの時点においても全てのライン・カード間におけるトラフィックの送出を最適化することである。一部のパケットは、それが宛先ライン・カードに送られる前に、その順番を待つ必要があるという場合があり得ることは明らかである。したがって、入口においてバッファリングすることが必要であり、スイッチ・ファブリックを実装する全てのシステムにわたって共通である。このバッファは、通常では、複数のキューに構成されており、各々が異なる取り扱いを行うので、異なるタイプのトラフィック間で区別(differentiation)を行うことができる。例えば、遅延に敏感なトラフィック程、早く送ることができる。

[0007] パケットがスイッチ・ファブリックを通って宛先ライン・カード１０’に到達し、これを通ってシステムから出ると、スイッチ・ファブリック１２から情報を受信しているバッファ２６内にこのパケットが置かれる。そこから、出立トラフィックを取り扱う１組の処理エレメントに受け渡される。これらは、この特定のタイプのパケットのために、この出口経路において適用されるように構成された任意の機能を適用することができるネットワーク・プロセッサを含むことができる。このような機能の例には、出立トラフィック・レートを規制すること、種々のセキュリティ手段に対してフィルタリングを適用すること、種々の統計を更新すること等が含まれる。次に、パケットはレイヤ２ヘッダに対して処理され、次いで出口バッファ２９に受け渡されてから送り出される。出口バッファ２９は、異なるタイプのデータおよび宛先間で区別することができる場所であるので、ルータは、トラフィック・タイプ毎に必要とされるサービス・レベルを提供することができる。例えば、１つのライン・カードにいくつかの顧客が接続されており、その一部が他よりも広い帯域幅を購入して費用を支払っている場合、支払いが少ない顧客に先立って、彼らのトラフィックを優先する必要がある。したがって、出口バッファには、通常、整列システムがあり、パケットを整列させて、優先順位、形状(shaping)、ＢＷの量等によって、各タイプのデータに異なる取り扱いを行うことができる。この出口整列は、スイッチ・ファブリックの輻輳のために必要とされる入口整列に追加される。このアーキテクチャは、組み合わせ入力−出力整列と呼ばれ、殆どの高速スイッチ・ファブリック・ベース・システムに典型である。

[0008] 組み合わせ入力−出力整列アーキテクチャは、効率的であるが、その種々のライン・カードの非常に高い帯域幅にスケーリングする(scale)能力に限界がある。これは、高速化の要望によって生ずる。複数の入力からのパケットがある出力に向けて宛てられる場合、理想的には、到達した情報を送る準備ができ次第、その情報全てを出力に送ることを望む。出力において、次に、任意の所与の時点にける提示負荷の全てを観察することができる。これによって、実際の提示負荷に基づいてトラフィックに優先順位を付け、パケット・ストリームの一部を、他の優先度が高いストリームに対して差別することができる、サービス品質を精度高く配信することが可能になる。しかしながら、これを達成するためには、全ての入力が同じ時間枠の間に同じ出力にパケットを送りたいという極端な場合の要求を満たすためには、全ての入力から出力において同時に情報を受信することができなければならない。一方、このためには、出力側にある受信エレメントには非常に高い帯域幅が必要となる。この帯域幅の量は、通例、ライン・カード出力速度の倍数として測定され、高速化(speed up)と呼ばれる。したがって、Ｎ個のライン・カードを有し、全てがあるライン・カードに送る場合、全ては同じ速度になる。次いで、その出力カードが全ての入力からの情報を同時に吸収することができる場合、Ｎの高速化を有すると言う。

[0009] ライン・カードの帯域幅が非常に高いとき、Ｎの高速化を達成することは実用的でない。何故なら、ある量よりも多い情報を受信して、出力側の典型的な受信デバイスである、トラフィック・マネージャＡＳＩＣまたはメモリに入れることは実用的でないからである。したがって、一般には２または３という、もっと遅い高速化が実施される折衷案が採用される(deploy)。その結果、２つまたは３つよりも多い入力が情報を同じ出力に送らなければならないというある一時的な場合では、この情報の一部を入力にバッファしなければならなくなる。これは、せいぜい２つまたは３つのストリームしか同時に送ることができないからである（実施される高速化に依存する）。このために、入力−出力整列アーキテクチャの組み合わせが作られた。この手法は合理的に効率が高い解決手段を提供するが、ライン・カードの帯域幅が更に拡大したときに、課題が生ずる。この場合、２の高速化を達成することでさえ、以上で述べた同じ理由のために、課題となることがある。即ち、ＡＳＣＩまたはメモリ・デバイスに非常に高い帯域幅を受信するときの技術的困難である。その結果、入力キューに蓄積されるパケットの量が増大し、そのために、システムにおけるパケットの全体的な遅延が増大する。これらのパケット内に、これらが運ぶトラフィックの性質により低遅延を必要とするストリームがある場合、これらのストリームは所望の取り扱いを受けることができないことがあり得る。この入力キューにおける蓄積のために、トラフィック・ストリーム全体に対して要求されるサービス品質を配信するときに、更に精度が低下する。何故なら、出力の殆どが入力に整列されているので、この時点で観察することができる出力は、トラフィックの中の断片だけになり、増々少なくなっていく可能性があるからである。その結果、どのパケット・ストリームを送るべきか、そして遅延させるべきかという判断が最適でなくなってしまう。更に、各入力は独立して動作し、他の入力における利用可能な提示負荷についての情報を有していないので、トラフィックの全てにわたって最も最適な判断を下すことができない。最後に、スイッチ・ファブリックおよび入力バッファの双方がオーバーフローする可能性があり、このためにパケットの欠落を招くこととなり、これは最適ではない。その結果、提示負荷を観察し、最も最適な判断を下す代わりに、どのトラフィックを送るべきかの判断が、複数のノードにわたって分割され、各々が独立して動作し、部分的な情報に基づくことになる。各ライン・カードの帯域幅が広がる程、この課題が一層はっきりと現れる。このように、入力−出力アーキテクチャには、帯域幅スケーラビリティの課題がある。

[0010] 加えて、十分に満足のいく高速化を達成することができる帯域幅に対してであっても、入力−出力整列アーキテクチャには、構成設定(configuration)の課題がある。これは、ある出力の出立パケット・ストリーム間におけるある種の所望の判別行動を達成するために、その出力だけでなく、全ての入力において、ストリームの優先順位および挙動を設定(configure)しなければならないからである。何故なら、キューはある種の出力に向かう任意の入力に構築できるからである。このため、構成が一層複雑になる。

[0011] したがって、ライン・カードの速度に関係なく、全ての入力ストリームを入力において整列させることなく、出力に移動させることができ、こうしてＮの高速化を達成するパケット交換システムに対する必要性が長い間感じられていた。これは、出力ライン・カードのみにおいて構成設定(configuration)を実行すればよく、構成の簡素化、サービス品質挙動の高精度化、およびシステムの小型化に繋がる。何故なら、付随する入力バッファの除去も可能になるからである。また、トラフィック挙動を劣化させることなく、ライン・カードの帯域幅速度を高める方向に継続し、そしてスケーリングできることができれば望ましいであろう。

[0012] 本発明は、高速化がＮであるＮ個のエレメントの電−光フル・メッシュを使用するパケット交換システムのためのスイッチおよびルータ・アーキテクチャに関する。Ｎの高速化とは、ライン・カードがネットワークに接続される帯域幅のＮ倍を吸収する能力を意味する。これは、各ライン・カードの入力を、ネットワークにおける１つ置きのライン・カードの出力に、電−光入出力（ＩＯ）相互接続を介して結合することによって達成され、これによって、パケットが入口処理を完了した後、このパケットは、部分的出口処理のために入口ライン・カード内に保持されるので、入口処理および部分的出口処理の双方が入口側で、同じ１組の処理エレメントを使用して、そして要求される全ての出口機能を設定された通りに実行して、行われる。次いで、輻輳がない電−光経路に沿って、出口側(egress)までパケットが送られ、残りの出口処理が行われる。この各入口から各出口までの輻輳がない経路は、永続的そして同時に、入口に到達するトラフィックのタイプには関係なく、存在する。この構造および方法は、非常に高い速度ＩＯを可能にするフル・メッシュ連結性(full mesh connectivity)を提供する。

[0013] したがって、本発明の一実施形態によれば、パケット伝送ネットワーク用パケット交換システムを提供する。このシステムは、複数のライン・カードを含むアーキテクチャを有し、各ライン・カードが、処理エレメントを有する入口経路パイプラインと、出口バッファとを含む。このアーキテクチャは、スイッチ・ファブリックをなくして、フル・メッシュ連結性でこれらのライン・カードを互いに結合する電−光入力／出力（ＩＯ）相互接続を含む。各ライン・カードの入口経路パイプラインは、電−光ＩＯ相互接続によって、複数のライン・カードの各々の出口バッファに結合されている。

[0014] 一実施形態によれば、前記電−光ＩＯ相互接続が、複数の集積回路チップを含み、各集積回路チップが、前記ライン・カードのうち１つの入口経路パイプラインから前記ライン・カードのうち他の１つにおける出口バッファに、複数の光検出器を介して、処理されたデータを送るために複数の光源を有する。

[0015] 本発明の更に他の実施形態によれば、電−光ＩＯ相互接続が、垂直共振器面発光レーザ（ＶＣＳＥＬ）のマトリクスおよび光検出器（ＰＤ）のマトリクスに結合されている、論理回路を有するＣＭＯＳチップを含み、このＣＭＯＳ回路が、前記ＣＭＯＳチップにおけるディジタル回路と前記ＶＣＳＥＬとの間でインターフェースするインターフェース回路と、光検出器とＣＭＯＳチップの論理回路との間でインターフェースするインターフェース回路とを含む。

[0016] また、本発明によれば、パケット伝送ネットワークを作る方法も提供する。この方法は、ネットワークにおいて複数のライン・カードを設けるステップと、複数のライン・カードの各々における入口経路パイプラインを、複数のライン・カード各々における出口バッファに、データ交換のためにフル・メッシュ連結性で、電−光入力／出力（ＩＯ）インターフェースによって結合するステップとを含む。

[0017] 本発明の好ましい実施形態によれば、この方法は、更に、集積回路を光源および光検出器に結合し、光源と集積回路との間および光検出器と集積回路との間にインターフェース回路を結合することによって、電−光ＩＯ相互接続を形成するステップも含む。

[0018] また、本発明によれば、パケット交換ネットワークを介したパケット交換方法も提供する。この方法は、第１ライン・カード内の入口経路パイプラインにおいてパケットを受信するステップと、前記入口経路パイプラインにおいて、前記パケットの宛先アドレスを決定することを含む、入口処理および部分的な出口処理を実行するステップと、前記処理したパケットを、第２ライン・カードにおける出口バッファに、ネットワークにおける各ライン・カードをネットワークにおける各ライン・カードの出口バッファに相互接続する電−光入力／出力（ＩＯ）相互接続を介してフル・メッシュ連結性で送るステップと、第２ライン・カードにおける出口バッファにおいて、追加の出口処理を実行するステップとを含む。

[0019] 好ましい実施形態によれば、入口処理を実行するステップが、内部データ構造を前記パケットに添付して、前記出口において必要とされる追加の処理を示すステップを含み、追加の出口処理を実行する前記ステップが、前記内部データ構造において前記示された追加の処理を実行するステップを含む。

[0020] 更に他の実施形態によれば、送るステップが、メッシュ連結性の各端部において、Ｎまでの速度で実行される。好ましくは、この送るステップが、ｎ個のエレメントの電−光フル・メッシュを使用して、メッシュ連結性の各端部において、Ｎ（ライン・カード出力速度の倍数）までの速度で実行される。

[0021] 本発明は、図面と合わせて示す以下の詳細な説明から一層深く理解され、認められよう。図面において、
図１は、先行技術のスイッチ・アーキテクチャの模式図である。 図２は、本発明の一実施形態にしたがって構成され動作するルータおよびスイッチ・アーキテクチャの模式図である。 図３は、本発明によるデータ交換システムのフル・メッシュ・アーキテクチャの模式図である。 図４は、２つのライン・カードを結合する方法例の模式図である。

[0026] 本発明は、パケット交換システムのための革新的交換アーキテクチャに関する。以下に、従来のアーキテクチャよりも優れた動作を行い、しかもハードウェア・コンポーネントが少なくて済む革新的交換システムのアーキテクチャについて説明する。これは、更には、システム・コストおよび電力消費の著しい削減に繋がる。これを遂行するには、スイッチ・ファブリックの代わりに、種々のライン・カード間に電−光入力／出力（ＩＯ）相互接続を利用する。本発明の実施形態によれば、以下に詳細に説明する、革新的電−光ＩＯ技術が、この革新的アーキテクチャの実施を可能にするような方法で配備される。この電−光ＩＯ相互接続は、標準的な論理集積回路（ＩＣ）に送り込むことができる情報量およびここから送り出すことができる情報量の著しい、劇的な増大に備えている。

[0027] これより図２を参照して、本発明の一実施形態による、交換システム３０用の新規なアーキテクチャについて説明する。パケットがネットワーク（図示せず）からライン・カードまたはインターフェース・カード３２に到達すると、これらは入口経路パケット・パイプライン(ingress path packet pipeline)３４に吸収される。このパイプライン３４は、種々の処理および取り扱いステップを実行するための１組のソフトウェアおよび／またはハードウェア・エレメントを含む。これらのステップは、レイヤ２ヘッダの処理（例えば、インターフェースがイーサネットである場合では、イーサネット・ヘッダの処理）を含む。また、入口経路パイプライン３４は、ネットワーク・プロセッサを含んでもよい。ネットワーク・プロセッサは、宛先参照を実行し、どのライン・カードにパケットを送るべきか判断する。更に、ソースにおいて構成された任意の機能が、このネットワーク・プロセッサによってパケットに適用される。

[0028] しかしながら、先に説明した先行技術の場合とは異なり、本交換機システムのアーキテクチャによれば、パケットが入口処理を完了した後、このパケットが、更に部分的出口処理のために入口ライン・カード内に保持される。出口処理が部分的に入口側で行われ（例えば、出口宛先アドレスの分類および特定）、更に部分的に出口側で行われる（例えば、整列、整形、規制）ことは、本発明の格別な特徴である。好ましくは、入口処理の間に内部データ構造がデータに添付される。この内部データ構造は、出口において要求される処理がある場合、この処理に関する内部ヘッダ伝達内部情報を含む。本発明の他の格別な特徴は、一旦出口宛先が入口側において特定されたなら、システム全体において提示負荷には関係なく、入口から特定の出口まで、輻輳のない経路が直接存在することである。これを行うことができるのは、入口処理を完了し、宛先出口キューと共に宛先出口を特定した後、そして電−光相互接続を使用して、あらゆる要求される出口処理（例えば、出口において適用されるべき規制(policer)）の後でも、任意の入口から任意の出口まで十分な帯域幅を供給することができ、輻輳のない経路を実現することができるからである。出口処理の追加部分は、入口側において完了することができる。何故なら、宛先が決定された後では、出口構成を参照し、要求される何らかの機能がある場合には、これをパケットに更に適用することができるからである。入口ライン・カードにおける出口処理が完了すると、パケットは宛先ライン・カード３５の出口バッファ３８に送られ、ここで残りの出口処理が行われる。したがって、この交換システムの新規なアーキテクチャは、スイッチ・ファブリックを必要としない。むしろ、図２に示すように、パケットは直接入口経路パイプラインから宛先出力バッファ３８に送られる。入口経路処理エレメントは、内部ヘッダを各パケットに添付する。このヘッダは、出口処理を完了するためには、パケットにどの取り扱いが要求されるかを、出力バッファに示すために使用される。尚、データ送出の間に使用される従来の方法、例えば、冗長性および誤りチェック、光変調等も、利用することができる。

[0029] しかしながら、このようなアーキテクチャが、入口バッファ３４から出口バッファ３８に直接パケットを送ることを可能にするために、図２に示すように、Ｎ個のライン・カード全てがある時点において、パケットを同じ宛先カードに送らなければならないという場合にも対処しなければならない。宛先カードがこのトラフィック全てを同時に吸収することができない場合、入口におけるパケットの一部をバッファしなければならず、したがってネットワークは、図１に従来のネットワークにおいて使用されているようなスイッチ・ファブリックがないと、機能することができない。

[0030] 本発明によれば、そして図２に示すようなアーキテクチャを可能にするために、新たな電−光ＩＯ相互接続４０を配備する。この相互接続４０は、非常に低い電力で、通常のディジタル集積回路（ＩＣ）に入ることができる情報量そしてここから出ることができる情報量を、１桁増大させることができる。この電光ＩＯ４０は、図３に示すように、各ライン・カード内にある入口経路パイプライン３４における処理エレメントを直接１つ置きのライン・カードの出口バッファ３８に接続するために使用される。この電光ＩＯは、各ライン・カードの帯域幅のＮ倍以上の帯域幅量（したがって、Ｎの高速化以上）を提供し、必要であれば、全てのライン・カードがデータを同時に同じ宛先ライン・カードに送ることができ、一方、宛先ライン・カードは、この電光インターフェーシングによって、全てのデータを同時に吸収することができるようにする。

[0031] 本発明によれば、電−光ＩＯ相互接続４０を交換システムにおけるフル・メッシュ連結性アーキテクチャに実装すると、入口におけるバッファリングの必要性、およびスイッチ・ファブリックの必要性がなくなる。任意のライン・カードから任意のライン・カードまで電−光フル・メッシュ連結性を形成することにより、フル・メッシュ連結性のこのような各宛先が、全ての受信側ライン・カードからの情報を同時に吸収することが可能になる。したがって、メッシュ連結性の各端部に、Ｎの高速化を有するフル・メッシュ連結性が得られる。

[0032] この結果、スイッチ・ファブリック、入力整列、およびファブリックからの出口バッファを交換システムのアーキテクチャから排除し、アーキテクチャの小型化、低価格化、および低電力消費が可能になる。

[0033] 一実施形態による電−光ＩＯ相互接続は、受動光エレメントの第１マトリクスに結合されたＶＣＳＥＬのマトリクスと、ＶＣＳＥＬのマトリクスと光通信可能に配された光検出器（ＰＤ）のマトリクスとを含む。受動光エレメントの第２マトリクスが、ＰＤのマトリクスに結合されている。これらのマトリクスをサポートするための構造が、ＰＤに設けられている。適した電−光ＩＯデバイスの一例が、２０１０年４月２０日に付与された、本出願人の米国特許第７，７０２，１９１号に詳細に記載されている。この特許をここで引用したことにより、その内容が本願にも含まれるものとする。

［0034] ＣＭＯＳチップから送り出さなければならない情報が、ＣＭＯＳチップ・ロジック回路によって、インターフェース回路に、そしてそこからＶＣＳＥＬに送られる。ＶＣＳＥＬは、光源であり、送られる情報にしたがって、インターフェース回路からの電気信号によって変調され、ソース・ライン・カードに結合されている電−光相互接続において、ディジタル信号をアナログ信号に変換する。したがって、変調光がソースから送り出される。

[0035] 同様に、宛先カードに結合されている電−光相互接続における光検出器（ＰＤ）に到達した変調光は、光検出器によって受光され電気信号に戻されて、次にＣＭＯＳにおけるインターフェース回路に送られる。このインターフェース回路は、信号を増幅し、次いで論理電気信号に変える。次に、この論理電気信号はＣＭＯＳチップにおける論理回路に送られ、宛先カードにおいてアナログ信号をディジタル信号に変換する。ＶＣＥＬマトリクスおよびＰＤマトリクスと関連付けられた複数のこのようなＣＭＯＳチップを接続して、本発明による交換を実現することができる。あるいは、任意の他の適した電−光ＩＯ相互接続構造を利用することもできる。

[0036] 好ましくは、ＶＣＳＥＬおよびＰＤは双方共アレイ状に配置される。これらは、先に説明したように、一方側においてＣＭＯＳに取り付けられ、他方側では、複数の光ファイバが接続されている束(bundle)に取り付けられている。これらのファイバの一部は、変調光をＶＣＳＥＬから、同様の構造を有する他のＣＭＯＳチップにおけるＰＤに導く。同様に、残りのファイバも、宛先ＰＤと同様の構造となっている遠隔ＣＭＯＳチップにおけるＶＣＳＥＬから、変調光を導く。したがって、本発明による配置によって、論理ＣＭＯＳチップ間における情報の光送信および受信が可能になる。ＣＭＯＳチップ間における情報の送信は光学的に行われることが好ましいので、送ることができる帯域幅の量は、全てが電気的な実施態様と比較すると、遙かに高くなる。更に、接続エレメントを保持するために必要なＣＭＯＳチップの面積は遙かに狭くて済み、同じ品質のデータを送信するために利用する電力は、遥かに少なくすることができる。

[0037] 図２および図３に示すように、束に接続されている１組のファイバは、各ライン・カードにおける各送出ＣＭＯＳチップから、例えば、入口経路パイプライン３４から、出口バッファ３８へというように、ライン・カードの各々における受信ＣＭＯＳチップまでの接続ができるように、配線されている。尚、全てまたはいくつかのＣＭＯＳチップを、ライン・カードの回路と共に、同じＰＣＢ基板に実装できることは認められよう。あるいは、これらを異なるＰＣＢに実装することもできる。したがって、前述のように、フル・メッシュ連結性が設けられ、１つのカードにおいて論理動作を実行するＣＭＯＳチップと、他のライン・カードにおいて他のまたは同じ論理動作を実行する論理チップとの間を直接伝える光ファイバのメッシュによって、このフル・メッシュ連結性が実現される。この構成の他の成果は、前述のように、スイッチ・ファブリックや付随するフィルタリングが削除されただけでなく、実際のバック・プレーン(back plane)を直接ファイバ連結性(fiber connectivity)で置き換えることができることである。

[0038] 図４は、本開示の態様にしたがって、２つのライン・カードを結合する方法例を示す。具体的には、構造４１は、ファイバ束４９によって結合されている２つのライン・カード４２ａおよび４２ｂを示す。ライン・カードｎ（４２ａ）は、ＰＣＢ４３と、このＰＣＢに実装されている集積回路、例えば、ＣＭＯＳチップ４８とを含む。２つのライン・カード間における双方向結合は、各ライン・カードにおける光生成経路および光検出経路によって可能になっている。光源４４が１つ以上の受動光学エレメント４６に結合されており、コネクタ４７を介して、情報をファイバ束４９経由でライン・カードｎ（４２ｂ）に送信することができる。加えて、ライン・カードｎ（４２ａ）は、１つ以上の受動光学エレメント４６に結合されている光検出器を有し、コネクタ４７を介して、ライン・カードｍ（４２ｂ）からの情報をファイバ束４９を経由して受信することができる。また、光源４４および光検出器４５は、ＣＭＯＳチップ４８にも結合されている。図４は、２つの同じライン・カードを示すが、２つの異なるライン・カードをファイバ束と共に使用することもできることは言うまでもない。

[0039] 各受信ＣＭＯＳチップが電−光ＩＯによって吸収することができる帯域幅の量は、送出ライン・カードの各々が送ることができる量以上である。更に、このような受信ＣＭＯＳチップの各々は、全ての送出ＣＭＯＳチップに接続され、これらから受信する（前述のように、これはフル・メッシュである）ので、これらの全てからの情報を同時に吸収することができる。したがって、同じタイプのライン・カードで構成されているシステムでは、各ライン・カードは、電−光ＩＯの使用によって可能となったＮの高速化を有する。尚、非常に高速のライン・カードでは、Ｎの乗算の結果非常に大きな数となり、記載したアーキテクチャを実現するためには、ＣＭＯＳチップまでに非常に高い帯域幅が必要となることは、注記してしかるべきである。これは、標準的な電気ＩＯを使用して実現するには非実用的である。したがって、電−光ＩＯ相互接続の採用によって、非常に高速な交換システムには一層効率的であり、ハードウェアが少なくて済み、全体的な消費電力が低減する、前述のような本発明のアーキテクチャを使用することが可能になる。
[0040] 高−電ＩＯを標準的なディジタルＣＭＯＳチップに適用し、先に説明したような方法で接続することによって、従来のルータよりも高速であり、一層効率的であり、しかも消費電力が少ない、新規な交換装置が提供される。

[0041] 以上、限られた数の実施形態に関して本発明について説明したが、多くの変形、変更、および他の応用も本発明には行うことができることは認められよう。更に、本発明は、以上に単なる一例として説明したものには限定されないことも、認められよう。むしろ、本発明は、以下に続く特許請求の範囲によってのみ限定されることとする。

Claims (20)

1. パケット伝送ネットワーク用パケット交換システムであって、
   複数のライン・カードであって、各々、入口経路パイプラインと出口バッファとを含む、ライン・カードと、
   各ライン・カードの前記入口経路パイプラインを、他の前記ライン・カードの前記出口バッファに結合する電−光入力／出力（ＩＯ）相互接続と、
   を含み、各ライン・カードの前記入口経路パイプラインが、前記パケット伝送ネットワークから受信したパケットに対して、入口処理および部分的な出口処理を実行するように構成された、パケット交換システム。
2. 請求項１記載のアーキテクチャにおいて、前記電−光ＩＯ相互接続が、複数の集積回路チップを含み、各集積回路チップが、処理されたデータを、前記ライン・カードのうち１つから前記ライン・カードのうち他の１つに、複数の光検出器を介して送るために複数の光源を有する、アーキテクチャ。
3. 請求項１記載のアーキテクチャにおいて、各ライン・カードの前記入口経路パイプラインが、前記パケットを処理し、前記パケットの宛先アドレスを決定するエレメントを含む、アーキテクチャ。
4. 請求項１記載のアーキテクチャにおいて、前記電−光ＩＯ相互接続が、
   垂直共振器面発光レーザ（ＶＣＳＥＬ）のマトリクスおよび光検出器（ＰＤ）のマトリクスに結合された、論理回路を有するＣＭＯＳチップを含み、
   前記ＣＭＯＳ回路が、前記ＣＭＯＳチップにおける前記論理回路と前記ＶＣＳＥＬのマトリクスとの間、および前記ＣＭＯＳチップにおける前記論理回路と前記ＰＤとの間にインターフェース回路を含む、アーキテクチャ。
5. 請求項４記載のアーキテクチャにおいて、前記電−光ＩＯ相互接続が、更に、
   前記ＶＣＳＥＬのマトリクスに結合された受動光エレメントの第１マトリクスと、
   前記ＰＤのマトリクスに結合された受動光エレメントの第２マトリクスと、
   を含み、
   前記ＰＤが前記ＶＣＳＥＬと光通信可能であり、
   前記ＰＤマトリクスおよびＶＣＳＥＬマトリクスが、前記受動光エレメントの第１および第２マトリクスとは、機械的および熱的に分離された、アーキテクチャ。
6. 請求項２記載のアーキテクチャにおいて、各論理集積回路チップが、電−光アナログ・インターフェースを含む、アーキテクチャ。
7. 請求項２記載のアーキテクチャにおいて、各前記集積回路チップが、ＣＭＯＳチップである、アーキテクチャ。
8. 前出の請求項のうちいずれか１項に記載のアーキテクチャにおいて、前記電−光ＩＯ相互接続が、前記パケット伝送ネットワークから前記ライン・カードに到達するトラフィックのタイプには関係なく、各ライン・カードの前記入口経路パイプラインから、各ライン・カードの前記出口バッファまで、輻輳のない経路を含む、アーキテクチャ。
9. パケット伝送ネットワークのためのパケット交換システムを作る方法であって、
   複数のライン・カードを設けるステップであって、各ライン・カードが入口経路パイプラインと出口バッファとを含む、ステップと、
   各ライン・カードの前記入口経路パイプラインを、他のライン・カードの前記出口バッファに、電−光入力／出力（ＩＯ）相互接続によって結合するステップと、
   を含み、前記入口経路パイプラインが、前記パケット伝送ネットワークから受信したパケットに対して、入口処理および部分的な出口処理を実行するように構成された、方法。
10. 請求項９記載の方法において、前記電−光ＩＯ相互接続が、複数の集積回路チップを含み、各集積回路チップが、処理されたデータを、前記ライン・カードのうち１つから前記ライン・カードのうち他の１つに、複数の光検出器を介して送るために複数の光源を有する、方法。
11. 請求項９記載の方法において、前記電−光ＩＯ相互接続が、論理回路を有するＣＭＯＳチップと、ＶＣＳＥＬのマトリクスと、光検出器（ＰＤ）のマトリクスとを含み、前記方法が、更に、
    前記論理回路を有するＣＭＯＳチップを前記ＶＣＳＥＬのマトリクスおよび前記ＰＤのマトリクスに結合するステップと、
    前記ＣＭＯＳチップにおける前記論理回路と前記ＶＣＳＥＬとの間、および前記ＣＭＯＳチップにおける前記論理回路と前記ＰＤとの間に、インターフェース回路を設けるステップと、
    を含む、方法。
12. 請求項１１記載の方法であって、更に、
    受動光エレメントの第１マトリクスを前記ＶＣＳＥＬのマトリクスに結合するステップと、
    受動光エレメントの第２マトリクスを前記ＰＤのマトリクスに結合するステップと、
    を含み、
    前記ＰＤが他の前記ＣＭＯＳチップにおける前記ＶＣＳＥＬと光通信可能であり、
    前記ＰＤマトリクスおよびＶＣＳＥＬマトリクスが、前記受動光エレメントの前記第１および第２マトリクスと機械的および熱的に分離された、方法。
13. パケット交換ネットワークを介したパケット交換方法であって、
    第１ライン・カード内の入口経路パイプラインにおいてパケットを受信するステップと、
    前記入口経路パイプラインにおいて、前記パケットの宛先アドレスを決定することを含む、入口処理および部分的な出口処理を実行するステップと、
    前記処理したパケットを、第２ライン・カードにおける出口バッファに、各ライン・カードの前記入口経路パイプラインと各前記ライン・カードにおける出口バッファに接続する電−光入力／出力（ＩＯ）相互接続を介して送るステップと、
    前記出口バッファにおいて、追加の出口処理を実行するステップと、
    を含む、方法。
14. 請求項１３記載の方法において、
    入口処理を実行する前記ステップが、内部データ構造を前記パケットに添付して、前記出口において必要とされる追加の処理を示すステップを含み、
    追加の出口処理を実行する前記ステップが、前記内部データ構造において、前記示された追加の処理を実行するステップを含む、方法。
15. 請求項１３記載の方法において、前記送るステップが、整数の高速化で実行される、方法。
16. 請求項１５記載の方法において、前記整数が、前記ライン・カード出力速度全ての和に等しい、方法。
17. 請求項１３記載の方法において、前記入口処理が光変調を含む、方法。
18. 請求項１３記載の方法において、前記出口バッファが、複数の前記入口パイプラインからパケットを同時に受信する、方法。
19. 請求項１３記載の方法において、前記出口バッファが、前記入口パイプラインの全てからパケットを同時に受信する、方法。
20. 請求項１３記載の方法であって、更に、前記部分的出口処理の後、永続的に輻輳がない経路によって、前記電−光ＩＯ相互接続を介して前記パケットを前記出口バッファに送るステップを含む、方法。