CN103390998A - 一种低电压电荷泵锁相环中高性能电荷泵电路 - Google Patents

Abstract

本发明涉及一种低电压电荷泵锁相环中高性能电荷泵电路，其包括充放电电路及电流复制电路；第一电流复制支路、第二电流复制支路、第一充放电支路及第二充放电支路与偏置电路连接；第二电流复制支路、第一充电放电支路与第一轨到轨运算放大器连接，第一电流复制支路、第二充放电支路与第二轨到轨运算放大器连接，第一轨到轨运算放大器的输出端与同相输入端间通过第一密勒补偿电路连接，第二轨到轨运算放大器的输出端与同相输入端通过第二密勒补偿电路连接，第二充放电支路与第一电流复制支路的电流比值与第一充放电支路与第二电流复制支路的电流比值相等。本发明能扩大电流匹配的范围，动态电流匹配性能好，稳定性能高，安全可靠。

Description

一种低电压电荷泵锁相环中高性能电荷泵电路

技术领域

本发明涉及一种电路结构，尤其是一种低电压电荷泵锁相环中高性能电荷泵电路，属于集成电路的技术领域。

背景技术

电荷泵锁相环是射频锁相环中最常用的一种锁相环结构，如图1所示为现有常用的电荷泵锁相环结构，工作时各种非理想效应将会叠加在一起将会恶化锁相环的特性。电荷泵（CP）在锁相环中的作用是将鉴频鉴相器（PFD）输出的数字控制信号（UP，DN）通过对环路滤波器的电容充放电转化为控制压控振荡器（VCO）的模拟控制信号。电荷泵在环路中对锁相环的性能起到了决定性的作用：电荷泵的充放电电流的不匹配，开关的电荷共享、电荷注入和时钟馈通效应等都会使环路滤波器的输出电压发生变化，变化的压控电压会对控制压控振荡器（VCO）进行频率调制，恶化锁相环的相位噪声性能。

随着微电子技术向纳米方向发展，要求集成电路的工作电压也越来越低，而传统的采用cascode结构的电荷泵电路由于管子的叠加，为使管子工作于饱和区，电流匹配范围将会进一步缩小，满足不了控制压控振荡器（VCO）的压控电压范围的要求，因此常规的cascode结构的电荷泵将不再适用于低电压电荷泵锁相环。

如图3所示，为不采用cascode结构的常规电荷泵结构。由于65nm或更小尺寸的晶体管沟道调制效应非常明显，如图4的仿真结果可知，沟道调制效应非常明显，能达到设计要求的1%电流匹配范围极小。在低电压工作下，过窄的电压调谐范围对宽带压控振荡器的压力已经很大，如果电荷泵充放电电流的匹配范围继续减小，将会进一步的减小压控振荡器可用的电压范围，增大其设计压力。

低电压锁相环中的电荷泵设计核心是：在保证充放电匹配的条件下，输出电压的匹配范围越宽越好，同时在整个静态电流匹配范围内，充放电电流大小保持一致有利于锁相环性能的提高，动态电流匹配性能良好。现在低电压下使用较多的电荷泵结构在很多专利和学术论文中已发表：电路中使用了一个运算放大器，一条充放电电路，一条电流复制电路。使用了一个运算放大器即可达到扩大电流匹配的范围，减少电荷泵的电荷共享、电荷注入等非理想因素，降低锁相环的毛刺。但是使用一个运算放大器但是在整个匹配范围内，由于65nm及以下工艺，晶体管的沟道调制效应非常明显，在不同的输出电压Vctrl下，充放电的电流大小不一样，对环路滤波器的充放电时间不一样，使得锁相环的锁定时间在不同的压控电压下有差异，会影响锁相环的相位噪声性能。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种低电压电荷泵锁相环中高性能电荷泵电路，其结构紧凑，能扩大电流匹配的范围，动态电流匹配性能好，稳定性能高，适应范围广，安全可靠。

按照本发明提供的技术方案，所述低电压电荷泵锁相环中高性能电荷泵电路，包括充放电电路及与所述充放电电路匹配连接的电流复制电路；所述充放电电路包括第一充放电支路及第二充放电支路，电流复制电路包括第一电流复制支路及第二电流复制支路；第一电流复制支路、第二电流复制支路、第一充放电支路及第二充放电支路与用于提供偏置电压的偏置电路连接；第二电流复制支路、第一充电放电支路与第一轨到轨运算放大器连接，第一电流复制支路、第二充放电支路与第二轨到轨运算放大器连接，第一轨到轨运算放大器的输出端与第一轨到轨运算放大器同相输入端间通过第一密勒补偿电路连接，第二轨到轨运算放大器的输出端与第二轨到轨运算放大器的同相输入端通过第二密勒补偿电路连接，第一轨到轨运算放大器的反相端与第二轨到轨运算放大器的反相端连接，第二充放电支路与第一电流复制支路的电流比值与第一充放电支路与第二电流复制支路的电流比值相等。

所述第一电流复制支路包括处于常导通状态的第一传输门及第二传输门；第一传输门的第一传输端与电源VDD连接，第一传输门的第二传输端通过第一电流镜与第二电流镜连接，第二电流镜的输出端与第二传输门的第一传输端连接，第二传输门的第二传输端接地，第一电流镜与偏置电路的输出端连接；

第二电流复制支路包括处于常导通状态的第三传输门及第四传输门；第三传输门的第一传输端与电源VDD连接，第三传输门的第二传输端通过第三电流镜与第四电流镜连接，第四电流镜的输出端与第四传输门的第一传输端连接，第四传输门的第二传输端接地，第四电流镜与偏置电路的输出端连接；

第一充放电支路包括第五传输门及第六传输门，第五传输门的第一传输端与电源VDD连接，第五传输门的第二传输端通过第五电流镜与第六电流镜连接，第六电流镜的输出端与第六传输门的第一传输端连接，第六传输门的第二传输端接地，第六电流镜与偏置电路的输出端连接；

第二充放电支路包括第七传输门及第八传输门，第七传输门的第一传输端与电源VDD连接，第七传输门的第二传输端通过第七电流镜与第八电流镜连接，第八电流镜的输出端与第八传输门的第一传输端连接，第八传输门的第二传输端接地，第七电流镜与偏置电路的输出端连接；第五传输门的控制端及第七传输门的控制端与UP信号连接，第六传输门的控制端及第八传输门的控制端与DN信号连接；

第一轨到轨运算放大器的输出端与第三电流镜的控制端及第五电流镜控制端连接，第一轨到轨运算放大器的同相输入端与第三电流镜及第四电流镜的连接端相连，第一轨到轨运算放大器的反相端连接第五电流镜与第六电流镜的连接端，且第一轨到轨运算放大器的反相端连接第七电流镜与第八电流镜的连接端；

第二轨到轨运算放大器的输出端与第二电流镜的控制端及第八电流镜的控制端连接，第二轨到轨运算放大器的同相输入端连接第一电流镜与第二电流镜的连接端。

所述偏置电路包括第三十N型MOS管，所述第三十N型MOS管的漏极端通过电流源与电源VDD连接，第三十N型MOS管的栅极端与第三十N型MOS管的漏极端、第一N型MOS管的栅极端、第四电流镜及第六电流镜连接；第三十N型MOS管的源极端与第十六N型MOS管的漏极端连接，并与第十六P型MOS管的源极端连接，第十六N型MOS管的源极端及第十六P型MOS管的漏极端均接地，第十六N型MOS管的栅极端与电源VDD连接，第十六P型MOS管的栅极端接地；

第一N型MOS管的漏极端与第一P型MOS管的漏极端、第一P型MOS管的栅极端、第一电流镜及第七电流镜连接；第一N型MOS管的源极端与第十五N型MOS管的漏极端、第十五P型MOS管的源极端连接，第十五N型MOS管的源极端、第十五P型MOS管的漏极端接地，第十五N型MOS管的栅极端接地，第十五P型MOS管的栅极端接地；

第一P型MOS管的源极端与第六N型MOS管的源极端、第六P型MOS管的漏极端连接，第六N型MOS管的漏极端及第六P型MOS管的源极端与电源VDD连接，第六N型MOS管的栅极端接地，第六P型MOS管的栅极端接地。

所述第一电流复制支路中第一传输门包括第七N型MOS管及第七P型MOS管，所述第七N型MOS管的漏极端及第七P型MOS管的源极端与电源VDD连接，第七N型MOS管的栅极端与电源VDD连接，第七P型MOS管的栅极端接地；第一电流复制支路中第一电流镜包括第二P型MOS管，第二电流镜包括第二N型MOS管，第二传输门包括第十四N型MOS管及第十四P型MOS管；第二P型MOS管的源极端与第七N型MOS管的源极端及第七P型MOS管的漏极端连接，第二P型MOS管的栅极端与偏置电路连接，第二P型MOS管的漏极端与第二N型MOS管的漏极端连接，第二N型MOS管的源极端与第十四N型MOS管的漏极端及第十四P型MOS管的源极端连接，第十四N型MOS管的源极端及第十四P型MOS管的漏极端接地，第十四N型MOS管的栅极端与电源VDD连接，第十四P型MOS管的栅极端接地；第二N型MOS管的栅极端与第二轨到轨运算放大器的输出端连接；第二P型MOS管的漏极端及第二N型MOS管的漏极端与第二轨到轨运算放大器的同相输入端连接；

第二电流复制支路中第三传输门包括第八N型MOS管及第八P型MOS管，第三电流镜包括第三P型MOS管，第四电流镜包括第三N型MOS管，第四传输门包括第十三N型MOS管及第十三P型MOS管；第八N型MOS管的漏极端及第八P型MOS管的源极端与电源VDD连接，第八N型MOS管的源极端及第八P型MOS管的漏极端与第三P型MOS管的源极端连接，第三P型MOS管的栅极端与第一轨到轨运算放大器的输出端连接，第三P型MOS管的漏极端与第三N型MOS管的漏极端连接，第三N型MOS管的栅极端与偏置电路连接，第三N型MOS管的源极端与第十三N型MOS管的漏极端及第十三P型MOS管的源极端连接，第十三N型MOS管的源极端及第十三P型MOS管的漏极端接地，第十三N型MOS管的栅电极与电源VDD连接，第十三P型MOS管的栅极端接地；第三P型MOS管的漏极端及第三N型MOS管的漏极端均与第一轨到轨运算放大器的同相输入端连接；

第一充放电支路中第五传输门包括第九N型MOS管及第九P型MOS管，第五电流镜包括第四P型MOS管，第六电流镜包括第四N型MOS管，第六传输门包括第十二N型MOS管及第二十P型MOS管；第九N型MOS管的漏极端及第九P型MOS管的源极端与电源VDD连接，第九N型MOS管的源极端及第九MOS管的漏极端与第四P型MOS管的源极端连接，第四P型MOS管的栅极端与第一轨到轨运算放大器的输出端连接，第四P型MOS管的漏极端与第四N型MOS管的漏极端连接，第四N型MOS管的源极端与第十二N型MOS管的漏极端及第十二MOS管的源极端连接，第十二N型MOS管的源极端及第十二P型MOS管的漏极端接地，第四P型MOS管的漏极端及第四N型MOS管的漏极端与第一轨到轨运算放大器的反相端、第二轨到轨运算放大器的反相端连接；

第二充放电支路中第七传输门包括第十N型MOS管及第十P型MOS管，第七电流镜包括第五P型MOS管，第八电流镜包括第五N型MOS管，第八传输门包括第十一N型MOS管及第十一P型MOS管；第十N型MOS管的漏极端及第十P型MOS管的源极端均与电源VDD连接，第十N型MOS管的源极端及第十P型MOS管的漏极端与第五P型MOS管的源极端连接，第五P型MOS管的漏极端与第五N型MOS管的漏极端连接，第五N型MOS管的源极端与第十一N型MOS管的漏极端及第十一P型MOS管的源极端连接，第十一N型MOS管的源极端及第十一P型MOS管的漏极端均接地，第五P型MOS管的漏极端及第五N型MOS管的漏极端与第一轨到轨运算放大器的反相端、第二轨到轨运算放大器的反相端连接；第九N型MOS管的栅极端及第十N型MOS管的栅极端与充电控制信号UPP连接，第九P型MOS管的栅极端及第十P型MOS管的栅极端与充电控制信号UPN连接，第十二N型MOS管的栅极端及第十一N型MOS管的栅极端与放电控制信号DNP连接，第十二P型MOS管的栅极端及第十一P型MOS管的栅极端与放电控制信号DNN连接。

所述第二N型MOS管具有第二导电沟道宽长比，第三N型MOS管具有第三导电沟道宽长比，第四N型MOS管具有第四导电沟道宽长比，第五N型MOS管具有第五导电沟道宽长比，其中，第五导电沟道宽长比与第二导电沟道宽长比的比值与第四导电沟道宽长比与第三导电沟道宽长比的比值相等；

第二P型MOS管具有第六导电沟道宽长比，第三P型MOS管具有第七导电沟道宽长比，第四P型MOS管具有第八导电沟道宽长比，第五P型MOS管具有第九导电沟道宽长比；其中，第九导电沟道宽长比与第六导电沟道宽长比的比值与第八导电沟道宽长比与第七导电沟道宽长比的比值相等。

所述第一密勒补偿电路包括第一补偿电阻及第一补偿电容，第一补偿电阻的一端与第三P型MOS管的漏极端连接，第一补偿电阻的另一端通过第一补偿电容与第一轨到轨运算放大器的输出端连接。

所述第二密勒补偿电路包括第二补偿电阻及第二补偿电容，所述第二补偿电阻的一端与第二P型MOS管的漏极端连接，第二补偿电阻的另一端通过第二补偿电容与第二轨到轨运算放大器的输出端连接。

本发明的优点：

1、在电源VDD为1.2V的供电电压下，在要求的匹配范围内，电荷泵充放电电流的静态匹配性能非常优越，稳定性能良好。

2、通过第一轨到轨运算放大器及第二轨到轨运算放大器使得节点A与C，B与C的电压一致，保证了1%电流失配要求的静态电流匹配范围，可达到[0.05V,1.15V]，动态匹配范围也可以达到[0.1V,1.1V]，完全可以满足低电压下对于电荷泵输出电压范围的要求，而且通过调节MOS管的导电沟道宽长比甚至可以扩大其范围。

3、通过第一电流复制支路、第二电流复制支路、第一充放电支路、第二充放电支路、第一轨到轨运算放大器及第二轨到轨运算放大器，可以使得在输出电压[0.2V,1V]的电流匹配范围之内，充放电电流值大小基本上保持一致，充放电电流大小随压控电压的变化较小，更能满足高性能锁相环的应用。

4、采用轨到轨运算放大器有利于扩大电流匹配的输出电压范围，克服了现有电荷泵电流匹配时输出电压范围过窄的问题，而且轨到轨运算放大器中只有一个主极点，增益较高，类似于一个单级放大器，可以使用密勒补偿结构保证电荷泵电路的稳定性。

5、结构原理简单，通过使电流复制电路电流大小和充放电电路电流大小成一定的比例可以有效地降低功耗，且易于集成。

附图说明

图1为现有锁相环的结构示意图。

图2为现有电荷泵的电路原理图。

图3为现有电荷泵的工作仿真示意图。

图4为本发明电荷泵的结构框图。

图5为本发明电荷泵的电路原理图。

图6为本发明轨到轨运算放大器的电路原理图。

图7为本发明电荷泵电流匹配的仿真示意图。

附图标记说明：1-偏置电路、2-第一电流复制支路、3-第二电流复制支路、4-第一充放电支路、5-第二充放电支路、6-第一密勒补偿电路、7-第二密勒补偿电路、8-第一电流镜、9-第二电流镜、10-第三电流镜、11-第四电流镜、12-第五电流镜、13-第六电流镜、14-第七电流镜及15-第八电流镜。

具体实施方式

下面结合具体附图和实施例对本发明作进一步说明。

如图1所示：电荷泵连接在鉴频鉴相器之后，并在环路滤波器和压控振荡器之前，电荷泵的性能直接影响到压控振荡器的性能，进而影响锁相环的性能，在锁相环结构中是非常关键的电路模块。

如图2所示，为传统的电荷泵电路，该电路对应的静态电流匹配结果图如图3所示，能达到要求的匹配范围非常小，几乎不能满足基本的使用。在65nm及以下工艺的晶体管沟道调制效应非常明显，而且在亚微米工艺下工作电压进一步降低，不可能使用cascode结构来降低沟道调制效应对匹配电流的影响，在低电压工作下，过窄的电压调谐范围对宽带压控振荡器的压力已经很大，如果电荷泵充放电电流的匹配范围继续减小，将会进一步的减小压控振荡器可用的电压范围，增大设计压力。如图3为图2中传统电荷泵电路的仿真结果图。

如图4所示：为了能扩大电流匹配的范围，并在匹配范围内充放电电流基本保持一致，动态电流匹配性能良好，减少电荷泵的电荷共享、电荷注入等非理想因素，降低锁相环的毛刺，本发明低电压电荷泵锁相环中高性能电荷泵电路，包括充放电电路及与所述充放电电路匹配连接的电流复制电路；所述充放电电路包括第一充放电支路4及第二充放电支路5，电流复制电路包括第一电流复制支路2及第二电流复制支路3；第一电流复制支路2、第二电流复制支路3、第一充放电支路4及第二充放电支路5与用于提供偏置电压的偏置电路1连接；第二电流复制支路3、第一充电放电支路4与第一轨到轨运算放大器OP1连接，第一电流复制支路2、第二充放电支路5与第二轨到轨运算放大器OP2连接，第一轨到轨运算放大器OP1的输出端与第一轨到轨运算放大器OP1同相输入端间通过第一密勒补偿电路6连接，第二轨到轨运算放大器OP2的输出端与第二轨到轨运算放大器OP2的同相输入端通过第二密勒补偿电路7连接，第一轨到轨运算放大器OP1的反相端与第二轨到轨运算放大器OP2的反相端连接，第二充放电支路5与第一电流复制支路2的电流比值与第一充放电支路4与第二电流复制支路3的电流比值相等。

具体地，所述第一电流复制支路2包括处于常导通状态的第一传输门TG1及第二传输门TG2；第一传输门TG1的第一传输端与电源VDD连接，第一传输门TG1的第二传输端通过第一电流镜8与第二电流镜9连接，第二电流镜9的输出端与第二传输门TG2的第一传输端连接，第二传输门TG2的第二传输端接地，第一电流镜8与偏置电路1的输出端连接；

第二电流复制支路3包括处于常导通状态的第三传输门TG3及第四传输门TG4；第三传输门TG3的第一传输端与电源VDD连接，第三传输门TG3的第二传输端通过第三电流镜10与第四电流镜11连接，第四电流镜11的输出端与第四传输门TG4的第一传输端连接，第四传输门TG4的第二传输端接地，第四电流镜11与偏置电路1的输出端连接；

第一充放电支路4包括第五传输门TG5及第六传输门TG6，第五传输门TG5的第一传输端与电源VDD连接，第五传输门TG5的第二传输端通过第五电流镜12与第六电流镜13连接，第六电流镜13的输出端与第六传输门TG6的第一传输端连接，第六传输门TG6的第二传输端接地，第六电流镜13与偏置电路1的输出端连接；

第二充放电支路5包括第七传输门TG7及第八传输门TG8，第七传输门TG7的第一传输端与电源VDD连接，第七传输门TG7的第二传输端通过第七电流镜14与第八电流镜15连接，第八电流镜15的输出端与第八传输门TG8的第一传输端连接，第八传输门TG8的第二传输端接地，第七电流镜14与偏置电路1的输出端连接；第五传输门TG5的控制端及第七传输门TG7的控制端与UP信号连接，第六传输门TG6的控制端及第八传输门TG8的控制端与DN信号连接；

第一轨到轨运算放大器OP1的输出端与第三电流镜10的控制端及第五电流镜12控制端连接，第一轨到轨运算放大器OP1的同相输入端与第三电流镜10及第四电流镜11的连接端相连，第一轨到轨运算放大器OP1的反相端连接第五电流镜12与第六电流镜13的连接端，且第一轨到轨运算放大器OP1的反相端连接第七电流镜14与第八电流镜15的连接端；

第二轨到轨运算放大器OP2的输出端与第二电流镜9的控制端及第八电流镜15的控制端连接，第二轨到轨运算放大器OP2的同相输入端连接第一电流镜8与第二电流镜9的连接端。本发明实施例中，UP信号为鉴频鉴相器输出的充电控制信号，DN信号为鉴频鉴相器输出的放电控制信号。本发明实施例中，第一充放电支路4与第二充放电支路5同时工作，并与第一电流复制支路2及第二电流复制支路3配合，以使得输出电流的稳定在一个所需的范围内。

如图5所示，所述偏置电路1包括第三十N型MOS管N30，所述第三十N型MOS管N30的漏极端通过电流源Idc与电源VDD连接，第三十N型MOS管N30的栅极端与第三十N型MOS管N30的漏极端、第一N型MOS管N1的栅极端、第四电流镜11及第六电流镜13连接；第三十N型MOS管N30的源极端与第十六N型MOS管N16的漏极端连接，并与第十六P型MOS管P16的源极端连接，第十六N型MOS管N16的源极端及第十六P型MOS管P16的漏极端均接地，第十六N型MOS管N16的栅极端与电源VDD连接，第十六P型MOS管P16的栅极端接地；

第一N型MOS管N1的漏极端与第一P型MOS管P1的漏极端、第一P型MOS管P1的栅极端、第一电流镜8及第七电流镜14连接；第一N型MOS管N1的源极端与第十五N型MOS管N15的漏极端、第十五P型MOS管P15的源极端连接，第十五N型MOS管N15的源极端、第十五P型MOS管P15的漏极端接地，第十五N型MOS管N15的栅极端接地，第十五P型MOS管P15的栅极端接地；

第一P型MOS管P1的源极端与第六N型MOS管N6的源极端、第六P型MOS管P6的漏极端连接，第六N型MOS管N6的漏极端及第六P型MOS管P6的源极端与电源VDD连接，第六N型MOS管N6的栅极端接地，第六P型MOS管P6的栅极端接地。

进一步地，所述第一电流复制支路2中第一传输门TG1包括第七N型MOS管N7及第七P型MOS管P7，所述第七N型MOS管N7的漏极端及第七P型MOS管P7的源极端与电源VDD连接，第七N型MOS管N7的栅极端与电源VDD连接，第七P型MOS管P7的栅极端接地；第一电流复制支路中第一电流镜8包括第二P型MOS管P2，第二电流镜9包括第二N型MOS管N2，第二传输门TG2包括第十四N型MOS管N14及第十四P型MOS管P14；第二P型MOS管P2的源极端与第七N型MOS管N7的源极端及第七P型MOS管P7的漏极端连接，第二P型MOS管P2的栅极端与偏置电路1连接，第二P型MOS管P2的漏极端与第二N型MOS管N2的漏极端连接，第二N型MOS管N2的源极端与第十四N型MOS管N14的漏极端及第十四P型MOS管P14的源极端连接，第十四N型MOS管N14的源极端及第十四P型MOS管P14的漏极端接地，第十四N型MOS管N14的栅极端与电源VDD连接，第十四P型MOS管P14的栅极端接地；第二N型MOS管N2的栅极端与第二轨到轨运算放大器OP2的输出端连接；第二P型MOS管P2的漏极端及第二N型MOS管N2的漏极端与第二轨到轨运算放大器OP2的同相输入端连接；

第二电流复制支路3中第三传输门包括第八N型MOS管N8及第八P型MOS管P8，第三电流镜10包括第三P型MOS管P3，第四电流镜11包括第三N型MOS管N3，第四传输门TG4包括第十三N型MOS管N13及第十三P型MOS管P13；第八N型MOS管N8的漏极端及第八P型MOS管P8的源极端与电源VDD连接，第八N型MOS管N8的源极端及第八P型MOS管P8的漏极端与第三P型MOS管P3的源极端连接，第三P型MOS管P3的栅极端与第一轨到轨运算放大器OP1的输出端连接，第三P型MOS管P3的漏极端与第三N型MOS管N3的漏极端连接，第三N型MOS管N3的栅极端与偏置电路1连接，第三N型MOS管N3的源极端与第十三N型MOS管N13的漏极端及第十三P型MOS管P13的源极端连接，第十三N型MOS管N13的源极端及第十三P型MOS管P13的漏极端接地，第十三N型MOS管N13的栅电极与电源VDD连接，第十三P型MOS管P13的栅极端接地；第三P型MOS管P3的漏极端及第三N型MOS管N3的漏极端均与第一轨到轨运算放大器OP1的同相输入端连接；

第一充放电支路4中第五传输门TG5包括第九N型MOS管N9及第九P型MOS管P9，第五电流镜12包括第四P型MOS管P4，第六电流镜13包括第四N型MOS管N4，第六传输门TG6包括第十二N型MOS管N12及第二十P型MOS管P12；第九N型MOS管N9的漏极端及第九P型MOS管P9的源极端与电源VDD连接，第九N型MOS管N9的源极端及第九MOS管P9的漏极端与第四P型MOS管P4的源极端连接，第四P型MOS管P4的栅极端与第一轨到轨运算放大器OP1的输出端连接，第四P型MOS管P4的漏极端与第四N型MOS管N4的漏极端连接，第四N型MOS管N4的源极端与第十二N型MOS管N12的漏极端及第十二MOS管P12的源极端连接，第十二N型MOS管N12的源极端及第十二P型MOS管P12的漏极端接地，第四P型MOS管P4的漏极端及第四N型MOS管N4的漏极端与第一轨到轨运算放大器OP1的反相端、第二轨到轨运算放大器OP2的反相端连接；

第二充放电支路5中第七传输门TG7包括第十N型MOS管N10及第十P型MOS管P10，第七电流镜14包括第五P型MOS管P5，第八电流镜15包括第五N型MOS管N5，第八传输门TG8包括第十一N型MOS管N11及第十一P型MOS管P11；第十N型MOS管N10的漏极端及第十P型MOS管P10的源极端均与电源VDD连接，第十N型MOS管N10的源极端及第十P型MOS管P10的漏极端与第五P型MOS管P5的源极端连接，第五P型MOS管P5的漏极端与第五N型MOS管N5的漏极端连接，第五N型MOS管N5的源极端与第十一N型MOS管N11的漏极端及第十一P型MOS管P11的源极端连接，第十一N型MOS管N11的源极端及第十一P型MOS管P11的漏极端均接地，第五P型MOS管P5的漏极端及第五N型MOS管N5的漏极端与第一轨到轨运算放大器OP1的反相端、第二轨到轨运算放大器OP2的反相端连接；第九N型MOS管N9的栅极端及第十N型MOS管N10的栅极端与充电控制信号UPP连接，第九P型MOS管P9的栅极端及第十P型MOS管P10的栅极端与充电控制信号UPN连接，第十二N型MOS管N12的栅极端及第十一N型MOS管N11的栅极端与放电控制信号DNP连接，第十二P型MOS管P12的栅极端及第十一P型MOS管P11的栅极端与放电控制信号DNN连接。

本发明实施例中，第二P型MOS管P2的漏极端与第二N型MOS管N2的漏极端相连的一端形成节点A，第三P型MOS管P3的漏极端及第三N型MOS管N3的漏极端相连的一端形成节点B，第四P型MOS管P4及第四N型MOS管N4的漏极端相连的一端形成节点C，第三P型MOS管P3的栅极端与第四P型MOS管P4的栅极端及第一轨到轨运算放大器OP1的输出端相连后形成节点C，第二N型MOS管N2的栅极端与第五N型MOS管N5的栅极端及第二轨到轨运算放大器OP2的输出端相连后形成节点E，第五P型MOS管P5的漏极端及第五N型MOS管N5的漏极端相连后形成Vctrl端，通过Vctrl端能与后续的环路滤波器连接。Vctrl端的电压受到压控振荡器的影响，在锁相环路中要确保Vctrl端电压的稳定性。充电控制信号UPP为信号UP经过缓冲器得到的信号，充电控制信号UPN为信号UP经过反相器得到的信号，同理，放电控制信号DNP为信号DN经过缓冲器得到的信号，放电控制信号DNN为信号DN经过反相器得到的信号。

本发明实施例中，节点A和节点B的电压会跟随输出节点C的变化而变化；第一轨到轨运算放大器OP1的输出端连接第二电流复制支路3及第一充放电支路4，第二轨到轨运算放大器OP2的输出端连接第一电流复制支路2及第二充放电支路5，使得第二充放电支路5与第一电流复制支路2的电流比值与第一充放电支路4与第二电流复制支路3的电流比值相等。本发明实施例中，第二充放电支路5与第一电流复制支路2的电流比值为大于等于1的整数，具体地，第二充电支路5与第一电流复制支路2的电流比值在1～4间的正整数。

本发明实施例中，第一轨到轨运算放大器OP1的输出端与同相输入端间通过第一密勒补偿电路6连接，第二轨到轨运算放大器OP2的输出端与同相输入端间通过第二密勒补偿电路7连接，由于均采取了闭环形式，而且有两个相近的极点，针对第一轨到轨运算放大器OP1及第二轨到轨运算放大器OP2通过密勒补偿来保证它的稳定性，采用一个电阻和一个电容引入一个零点并将两个极点分离，使相位裕度达到60°以上，保证第一轨到轨运算放大器OP1及第二轨到轨运算放大器OP2环路的稳定性，进而保证了电荷泵的稳定。

在具体实施时，在小尺寸晶体管电路中采用一个管子的电流镜结构会存在一定程度的失配，本发明实施例中由于后续电路采用第一轨到轨运算放大器OP1及第二轨到轨运算放大器OP2可以补偿该失配现象，因此，本发明实施例中的电流镜结构无需采用cascode结构来提高电流镜匹配度。在第一充放电支路4及第二充放电支路5中存在第五传输门TG5、第六传输门TG6、第七传输门TG7及第八传输门TG8，因此，在偏置电路1、第一电流复制电路2及第二电流复制电路3中也需要加入常导通状态的传输门开关以保证各条电路通路最大程度的匹配，即第一传输门TG1、第二传输门TG2、第三传输门TG3及第四传输门TG4均为常导通的传输门。同时，在偏置电路1中可以加入电荷泵工作状态的电荷泵开关电路，通过电荷泵开关电路来控制电荷泵的整体工作，增加电荷泵工作的灵活性。本发明实施例中，并未示出控制整个电荷泵工作的电荷泵开关电路。

本发明实施例中，第一电流复制支路2复制第二充放电支路5的放电电流，第二电流复制支路3复制第一充放电电路4的充电电流。第二轨到轨运算放大器OP2的输出端连接并偏置第二N型MOS管N2的栅极端，第二轨到轨运算放大器OP2的同相输入端连接第二N型MOS管N2的漏极端，从而对第二轨到轨运算放大器OP2形成一个负反馈闭环；第一轨到轨运算放大器OP1的输出端连接并偏置第三P型MOS管P3的栅极端，第一轨到轨运算放大器OP1的同相输入端连接第三P型MOS管P3的漏极端，形成另一个负反馈闭环。由于上述负反馈环路中有两个相近的极点，使得该电荷泵内在接入第一轨到轨运算放大器OP1及第二轨到轨运算放大器OP2后存在稳定性问题，因此需要在第二N型MOS管N2的栅极端、漏极端之间以及第三P型MOS管P3的栅极端、漏极端之间，即分别在第一轨到轨运算放大器OP1及第二轨到轨运算放大器OP2的同相输入端和输出端之间，需要接入了密勒补偿结构电路，产生一个零点并使得两极点分离，保证电荷泵电路的稳定性；即本发明实施例中，第一轨到轨运算放大器OP1的输出端与同相输入端间连接第一密勒补偿电路6，在第二轨到轨运算放大器OP2的输出端与同相输入端间连接第二密勒补偿电路7。

第二P型MOS管P2的栅极端和第三N型MOS管N3的栅极端与偏置电路1产生的偏置电压相连。同时，由于在第一充放电支路4及第二充放电支路5中，第四P型MOS管P4的源极端与第五传输门TG5连接，第四N型MOS管N4的源极端与第六传输门TG6连接，第五P型MOS管P5的源极端与第七传输门TG7连接，第五N型MOS管N5的源极端与第八传输门TG8连接，因此在第一电流复制支路2中设置常导通的第一传输门TG1及第二传输门TG2，并在第二电流复制支路3中设置常导通的第三传输门TG3及第四传输门TG4，以保证电流复制的精确性，而且开保证畅通。本发明实施例中，将第一传输门TG1、第二传输门TG2、第三传输门TG3及第四传输门TG4中相应的N型MOS管的栅极端连接电源VDD，P型MOS管的栅极端连接GND。

由于第一轨到轨运算放大器OP1及第二轨到轨运算放大器OP2与第四P型MOS管P4及第五N型MOS管N5形成的环路为正反馈环路，不存在稳定性问题，无需做一些稳定性补偿问题。第五传输门TG5、第六传输门TG6、第七传输门TG7及第八传输门TG8的开关状态根据要求进行控制导通与否，因此，处于充电路径中第五传输门TG5中的第九N型MOS管N9的栅极端及第七传输门TG7中的第十N型MOS管N10的栅极端与充电控制信号UPP连接，第九P型MOS管P9的栅极端及第十P型MOS管P10与充电控制信号UPN连接，处于放电路径中第六传输门TG6中第十二P型MOS管P12的栅极端及第八传输门TG8中第十一P型MOS管P11的栅极端与放电控制信号DNN连接，处于放电路径中第六传输门TG6中第十二N型MOS管N12的栅极端及第八传输门中TG8中第十一N型MOS管N11的栅极端与放电控制信号DNP连接。

本发明实施例中以电源VDD为1.2V作为工作电压，通过调整PMOS和NMOS管相应导电沟道的宽长比，使得充电路径和放电路径中的MOS管由于沟道调制效应对输出电压变化而引起的电流变化相近，即如图4的仿真结果所示，充放电电流随输出电压的变化斜率绝对值相等，但是方向相反。为了分析问题的简便，假设图4中的电压Vctrl=0.6V时，通过第四P型MOS管P4及第五P型MOS管P5的电流为I0，通过第四N型MOS管N4及第五N型MOS管N5的电流也为I₀；当Vctrl=0.3V时，通过第四P型MOS管机第五P型MOS管P5的电流大小为I₁，通过第四N型MOS管N4及第五N型MOS管N5的电流大小为I₂；当Vctrl=0.9V时，通过第四P型MOS管P4及第五P型MOS管P5的电流大小为I₄，通过第四N型MOS管N4及第五N型MOS管N5管的电流大小为I₃；电流随电压的变化斜率为K。因此：

I₁=I₃=I₀+0.3K

I₂=I₄=I₀-0.3K

I₁+I₂=I₃+I₄=2I₀

输出电压Vctrl为0.6V时，第一充放电支路4及第二充放电支路5中通过的电流基本一致，均为I₀，因此两路充放电电流相加后为2*I₀，充放电电流非常匹配；而输出电压Vctrl低于0.6V。当电压Vctrl为0.3V时，由于沟道调制效应的影响，使得通过第四N型MOS管N4的电流为I₂，而通过第五P型MOS管P5的电流为I₁，由于第一轨到轨运算放大器OP1及第二轨到轨运算放大器OP2的电流复制作用，使得第一充放电支路4和第二充放电支路5的充放电电流分别为I₂和I₁，因此两路叠加后的充放电电流为I₂+I₁=2*I₀，因此输出电压为0.3V时充放电电流也为2*I₀；同理，输出电压Vctrl高于0.6V时，例如0.9V时，由于沟道调制效应的影响，使得通过第四N型MOS管N4的电流为I3，而通过第五P型MOS管P5的电流为I₄，由于运算放大器的电流复制作用，使得第一充放电支路4和第二充放电支路5的充放电电流分别为I₃和I₄，因此两路叠加后的充放电电流为I₃+I₄=2*I₀，因此输出电压为0.9V时，充放电电流也为2*I₀；这样保证了在匹配范围内充放电电流均可以保持为2*I₀，有利于提高锁相环的性能。即本发明将输出电压提取出来，并通过复制电路将输出充电电流转为一路放电电流，同理采用另一条复制电路提取出输出电压将放电电流转为一路充电电流，这样两路充电电流之和与两路放电电流之和在（0.18V，1.02V）范围之内即可保持大小一致，进而提高锁相环的性能。

所述第二N型MOS管N2具有第二导电沟道宽长比，第三N型MOS管N3具有第三导电沟道宽长比，第四N型MOS管N4具有第四导电沟道宽长比，第五N型MOS管N5具有第五导电沟道宽长比，其中，第五导电沟道宽长比与第二导电沟道宽长比的比值与第四导电沟道宽长比与第三导电沟道宽长比的比值相等；

第二P型MOS管P2具有第六导电沟道宽长比，第三P型MOS管P3具有第七导电沟道宽长比，第四P型MOS管P4具有第八导电沟道宽长比，第五P型MOS管P5具有第九导电沟道宽长比；其中，第九导电沟道宽长比与第六导电沟道宽长比的比值与第八导电沟道宽长比与第七导电沟道宽长比的比值相等。

所述第一密勒补偿电路6包括第一补偿电阻Rcp及第一补偿电容Ccp，第一补偿电阻Rcp的一端与第三P型MOS管P3的漏极端连接，第一补偿电阻Rcp的另一端通过第一补偿电容Ccp与第一轨到轨运算放大器OP1的输出端连接。

所述第二密勒补偿电路7包括第二补偿电阻Rcn及第二补偿电容Ccn，所述第二补偿电阻Rcn的一端与第二P型MOS管P2的漏极端连接，第二补偿电阻Rcn的另一端通过第二补偿电容Ccn与第二轨到轨运算放大器OP2的输出端连接。

如图6所示：为本发明第一轨到轨运算放大器OP1及第二轨到轨运算放大器OP2的电路原理图，所述轨到轨运算放大器包括第十七P型MOS管P17，所述第十七P型MOS管P17的源极端与第十八P型MOS管P18的源极端及第十九P型MOS管P19的漏极端连接，第十七P型MOS管P17的漏极端与第二十二N型MOS管N22的源极端及第二十N型MOS管N20的漏极端，第十七P型MOS管P17的栅极端与第十七N型MOS管N17的栅极端连接，且第十七P型MOS管P17的栅极端与第十七N型MOS管N17的栅极端形成INP端；第十七N型MOS管N17的源极端与第十八N型MOS管N18的源极端及第十九N型MOS管N19的漏极端连接，第十九N型MOS管N19的源极端接地，第十九N型MOS管N19的栅极端与偏置电压vb2连接，第十九P型MOS管P19的源极端接电源VDD，第十九P型MOS管P19的栅极端与偏置电压vb1连接。

第二十N型MOS管N20的源极端接地，第二十N型MOS管N20的栅极端与第二十一N型MOS管N21的栅极端及第二十N型MOS管P20的栅极端、第二十一P型MOS管P21的栅极端、第二十二N型MOS管N22的漏极端及第二十二P型MOS管P22的漏极端连接。第二十P型MOS管P20的漏极端与第二十二P型MOS管P22的源极端及第十七N型MOS管N17的漏极端连接，第二十二P型MOS管P22的栅极端与第二十三P型MOS管P23的栅极端连接，第二十三P型MOS管P23的源极端与第十八N型MOS管N18的漏极端、第二十一P型MOS管P21的漏极端连接，第二十一P型MOS管P21的源极端及第二十P型MOS管P20的源极端与电源VDD连接。第十八N型MOS管N18的栅极端与第十八P型MOS管P18的栅极端连接，并形成INN端。第十八P型MOS管P18的漏极端与第二十三N型MOS管N23的源极端连接，第二十三N型MOS管N23的栅极端与第二十二N型MOS管N22的栅极端连接，第二十三N型MOS管N23的源极端与第二十一N型MOS管N21的漏极端连接，第二十一N型MOS管N21的源极端接地。第二十三N型MOS管N23的漏极端与第二十三P型MOS管P23的漏极端连接，并形成OUTPUT端。本发明实施例中，所述INP端即为运算放大器的同相输入端，INN端即为运算放大器的反相端，OUTPUT端即为运算放大器的输出端。

本发明实施例中，上述结构描述的轨到轨运算放大器可以参考《Two NovelFully Complementary Self-Biased CMOS Differential Amplifiers》公开的方案。由于在低电压下使用自偏置会使得MOS管的工作状态受到影响，调整相应的偏置结构，以得到轨到轨输入高增益运算放大器。由于所述轨到轨运算放大器的输出端只有单极点，使用时与第三P型MOS管P3、第四P型MOS管P4或第二N型MOS管N2和第五N型MOS管N5对应的栅极端相连，形成两级的放大器负反馈环路，两级的负反馈环路可以通过引入密勒补偿使系统得到稳定，因此该运算放大器在电荷泵的使用中有很大的优势。

本发明实施例中，在第一充放电支路3及第二充放电支路4中相应的充电路径中主要是利用PMOS管作为开关管使用，放电路径中主要是利用NMOS管作为开关管使用。由于充电路径中采用PMOS管而放电电路中采用NMOS管，两种晶体管存在差异，在保证性能的同时，尺寸也存在很大的差异，导致寄生电容等特性不一样，这样在保证PMOS开关管和NMOS开关管的驱动特性相一致的时候，开关节点的寄生电容会有差异，使得开关管的打开速度受到限制，充放电电路的打开速度存在差异，在开关打开的过程中会导致电流的失配，增加了锁相环的输出杂散。因此，在使用传输门时，在第一充放电支路4及第二充放电支路5中可以分别调节传输门中的另一个晶体管（充电路径调节NMOS，放电路径中调节PMOS）的导电沟道宽长比来调节开关节点的寄生电容，使得充放电电路中开关节点的寄生电容相一致，进而充放电电路中开关速度的匹配，减小开关打开过程中造成的电流失配。本发明实施例中，第五传输门TG5及第七传输门TG7位于充电路径中，第六传输门TG6及第八传输门TG8位于放电路径中。

图7为本发明的电荷泵电路的仿真结果图，在0.05V-1.15V范围内电流匹配性能良好，而且在0.2V-1.0V范围内电流大小保持一致，不随输出电压的变化而变化，达到了良好的电荷泵性能。

本发明在电源VDD为1.2V的供电电压下，在要求的匹配范围内，电荷泵充放电电流的静态匹配性能非常优越，稳定性能良好。

通过第一轨到轨运算放大器OP1及第二轨到轨运算放大器OP2使得节点A与C，B与C的电压一致，保证了1%电流失配要求的静态电流匹配范围，可达到[0.05V,1.15V]，动态匹配范围也可以达到[0.1V,1.1V]，完全可以满足低电压下对于电荷泵输出电压范围的要求，而且通过调节MOS管的导电沟道宽长比甚至可以扩大其范围。

通过第一电流复制支路2、第二电流复制支路3、第一充放电支路4、第二充放电支路5、第一轨到轨运算放大器OP1及第二轨到轨运算放大器OP2，可以使得在输出电压[0.2V,1V]的电流匹配范围之内，充放电电流值大小基本上保持一致，充放电电流大小随压控电压的变化较小，更能满足高性能锁相环的应用。

采用轨到轨运算放大器有利于扩大电流匹配的输出电压范围，克服了现有电荷泵电流匹配时输出电压范围过窄的问题，而且轨到轨运算放大器中只有一个主极点，增益较高，类似于一个单级放大器，可以使用密勒补偿结构保证电荷泵电路的稳定性。

结构原理简单，通过使电流复制电路电流大小和充放电电路电流大小成一定的比例可以有效地降低功耗，且易于集成。

本发明的保护范围，并非局限于本发明描述的实施例。只要各种变化在所附权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的实例均在保护之列。

Claims (7)

1.一种低电压电荷泵锁相环中高性能电荷泵电路，包括充放电电路及与所述充放电电路匹配连接的电流复制电路；其特征是：所述充放电电路包括第一充放电支路（4）及第二充放电支路（5），电流复制电路包括第一电流复制支路（2）及第二电流复制支路（3）；第一电流复制支路（2）、第二电流复制支路（3）、第一充放电支路（4）及第二充放电支路（5）与用于提供偏置电压的偏置电路（1）连接；第二电流复制支路（3）、第一充电放电支路（4）与第一轨到轨运算放大器（OP1）连接，第一电流复制支路（2）、第二充放电支路（5）与第二轨到轨运算放大器（OP2）连接，第一轨到轨运算放大器（OP1）的输出端与第一轨到轨运算放大器（OP1）同相输入端间通过第一密勒补偿电路（6）连接，第二轨到轨运算放大器（OP2）的输出端与第二轨到轨运算放大器（OP2）的同相输入端通过第二密勒补偿电路（7）连接，第一轨到轨运算放大器（OP1）的反相端与第二轨到轨运算放大器（OP2）的反相端连接，第二充放电支路（5）与第一电流复制支路（2）的电流比值与第一充放电支路（4）与第二电流复制支路（3）的电流比值相等。

2.根据权利要求1所述的低电压电荷泵锁相环中高性能电荷泵电路，其特征是：所述第一电流复制支路（2）包括处于常导通状态的第一传输门（TG1）及第二传输门（TG2）；第一传输门（TG1）的第一传输端与电源VDD连接，第一传输门（TG1）的第二传输端通过第一电流镜（8）与第二电流镜（9）连接，第二电流镜（9）的输出端与第二传输门（TG2）的第一传输端连接，第二传输门（TG2）的第二传输端接地，第一电流镜（8）与偏置电路（1）的输出端连接；

第二电流复制支路（3）包括处于常导通状态的第三传输门（TG3）及第四传输门（TG4）；第三传输门（TG3）的第一传输端与电源VDD连接，第三传输门（TG3）的第二传输端通过第三电流镜（10）与第四电流镜（11）连接，第四电流镜（11）的输出端与第四传输门（TG4）的第一传输端连接，第四传输门（TG4）的第二传输端接地，第四电流镜（11）与偏置电路（1）的输出端连接；

第一充放电支路（4）包括第五传输门（TG5）及第六传输门（TG6），第五传输门（TG5）的第一传输端与电源VDD连接，第五传输门（TG5）的第二传输端通过第五电流镜（12）与第六电流镜（13）连接，第六电流镜（13）的输出端与第六传输门（TG6）的第一传输端连接，第六传输门（TG6）的第二传输端接地，第六电流镜（13）与偏置电路（1）的输出端连接；

第二充放电支路（5）包括第七传输门（TG7）及第八传输门（TG8），第七传输门（TG7）的第一传输端与电源VDD连接，第七传输门（TG7）的第二传输端通过第七电流镜（14）与第八电流镜（15）连接，第八电流镜（15）的输出端与第八传输门（TG8）的第一传输端连接，第八传输门（TG8）的第二传输端接地，第七电流镜（14）与偏置电路（1）的输出端连接；第五传输门（TG5）的控制端及第七传输门（TG7）的控制端与UP信号连接，第六传输门（TG6）的控制端及第八传输门（TG8）的控制端与DN信号连接；

第一轨到轨运算放大器（OP1）的输出端与第三电流镜（10）的控制端及第五电流镜（12）控制端连接，第一轨到轨运算放大器（OP1）的同相输入端与第三电流镜（10）及第四电流镜（11）的连接端相连，第一轨到轨运算放大器（OP1）的反相端连接第五电流镜（12）与第六电流镜（13）的连接端，且第一轨到轨运算放大器（OP1）的反相端连接第七电流镜（14）与第八电流镜（15）的连接端；

第二轨到轨运算放大器（OP2）的输出端与第二电流镜（9）的控制端及第八电流镜（15）的控制端连接，第二轨到轨运算放大器（OP2）的同相输入端连接第一电流镜（8）与第二电流镜（9）的连接端。

3.根据权利要求2所述的低电压电荷泵锁相环中高性能电荷泵电路，其特征是：所述偏置电路（1）包括第三十N型MOS管（N30），所述第三十N型MOS管（N30）的漏极端通过电流源（Idc）与电源VDD连接，第三十N型MOS管（N30）的栅极端与第三十N型MOS管（N30）的漏极端、第一N型MOS管（N1）的栅极端、第四电流镜（11）及第六电流镜（13）连接；第三十N型MOS管（N30）的源极端与第十六N型MOS管（N16）的漏极端连接，并与第十六P型MOS管（P16）的源极端连接，第十六N型MOS管（N16）的源极端及第十六P型MOS管（P16）的漏极端均接地，第十六N型MOS管（N16）的栅极端与电源VDD连接，第十六P型MOS管（P16）的栅极端接地；

第一N型MOS管（N1）的漏极端与第一P型MOS管（P1）的漏极端、第一P型MOS管（P1）的栅极端、第一电流镜（8）及第七电流镜（14）连接；第一N型MOS管（N1）的源极端与第十五N型MOS管（N15）的漏极端、第十五P型MOS管（P15）的源极端连接，第十五N型MOS管（N15）的源极端、第十五P型MOS管（P15）的漏极端接地，第十五N型MOS管（N15）的栅极端接地，第十五P型MOS管（P15）的栅极端接地；

第一P型MOS管（P1）的源极端与第六N型MOS管（N6）的源极端、第六P型MOS管（P6）的漏极端连接，第六N型MOS管（N6）的漏极端及第六P型MOS管（P6）的源极端与电源VDD连接，第六N型MOS管（N6）的栅极端接地，第六P型MOS管（P6）的栅极端接地。

4.根据权利要求2所述的低电压电荷泵锁相环中高性能电荷泵电路，其特征是：所述第一电流复制支路（2）中第一传输门（TG1）包括第七N型MOS管（N7）及第七P型MOS管（P7），所述第七N型MOS管（N7）的漏极端及第七P型MOS管（P7）的源极端与电源VDD连接，第七N型MOS管（N7）的栅极端与电源VDD连接，第七P型MOS管（P7）的栅极端接地；第一电流复制支路中第一电流镜（8）包括第二P型MOS管（P2），第二电流镜（9）包括第二N型MOS管（N2），第二传输门（TG2）包括第十四N型MOS管（N14）及第十四P型MOS管（P14）；第二P型MOS管（P2）的源极端与第七N型MOS管（N7）的源极端及第七P型MOS管（P7）的漏极端连接，第二P型MOS管（P2）的栅极端与偏置电路（1）连接，第二P型MOS管（P2）的漏极端与第二N型MOS管（N2）的漏极端连接，第二N型MOS管（N2）的源极端与第十四N型MOS管（N14）的漏极端及第十四P型MOS管（P14）的源极端连接，第十四N型MOS管（N14）的源极端及第十四P型MOS管（P14）的漏极端接地，第十四N型MOS管（N14）的栅极端与电源VDD连接，第十四P型MOS管（P14）的栅极端接地；第二N型MOS管（N2）的栅极端与第二轨到轨运算放大器（OP2）的输出端连接；第二P型MOS管（P2）的漏极端及第二N型MOS管（N2）的漏极端与第二轨到轨运算放大器（OP2）的同相输入端连接；

第二电流复制支路（3）中第三传输门包括第八N型MOS管（N8）及第八P型MOS管（P8），第三电流镜（10）包括第三P型MOS管（P3），第四电流镜（11）包括第三N型MOS管（N3），第四传输门（TG4）包括第十三N型MOS管（N13）及第十三P型MOS管（P13）；第八N型MOS管（N8）的漏极端及第八P型MOS管（P8）的源极端与电源VDD连接，第八N型MOS管（N8）的源极端及第八P型MOS管（P8）的漏极端与第三P型MOS管（P3）的源极端连接，第三P型MOS管（P3）的栅极端与第一轨到轨运算放大器（OP1）的输出端连接，第三P型MOS管（P3）的漏极端与第三N型MOS管（N3）的漏极端连接，第三N型MOS管（N3）的栅极端与偏置电路（1）连接，第三N型MOS管（N3）的源极端与第十三N型MOS管（N13）的漏极端及第十三P型MOS管（P13）的源极端连接，第十三N型MOS管（N13）的源极端及第十三P型MOS管（P13）的漏极端接地，第十三N型MOS管（N13）的栅电极与电源VDD连接，第十三P型MOS管（P13）的栅极端接地；第三P型MOS管（P3）的漏极端及第三N型MOS管（N3）的漏极端均与第一轨到轨运算放大器（OP1）的同相输入端连接；

第一充放电支路（4）中第五传输门（TG5）包括第九N型MOS管（N9）及第九P型MOS管（P9），第五电流镜（12）包括第四P型MOS管（P4），第六电流镜（13）包括第四N型MOS管（N4），第六传输门（TG6）包括第十二N型MOS管（N12）及第二十P型MOS管（P12）；第九N型MOS管（N9）的漏极端及第九P型MOS管（P9）的源极端与电源VDD连接，第九N型MOS管（N9）的源极端及第九MOS管（P9）的漏极端与第四P型MOS管（P4）的源极端连接，第四P型MOS管（P4）的栅极端与第一轨到轨运算放大器（OP1）的输出端连接，第四P型MOS管（P4）的漏极端与第四N型MOS管（N4）的漏极端连接，第四N型MOS管（N4）的源极端与第十二N型MOS管（N12）的漏极端及第十二MOS管（P12）的源极端连接，第十二N型MOS管（N12）的源极端及第十二P型MOS管（P12）的漏极端接地，第四P型MOS管（P4）的漏极端及第四N型MOS管（N4）的漏极端与第一轨到轨运算放大器（OP1）的反相端、第二轨到轨运算放大器（OP2）的反相端连接；

第二充放电支路（5）中第七传输门（TG7）包括第十N型MOS管（N10）及第十P型MOS管（P10），第七电流镜（14）包括第五P型MOS管（P5），第八电流镜（15）包括第五N型MOS管（N5），第八传输门（TG8）包括第十一N型MOS管（N11）及第十一P型MOS管（P11）；第十N型MOS管（N10）的漏极端及第十P型MOS管（P10）的源极端均与电源VDD连接，第十N型MOS管（N10）的源极端及第十P型MOS管（P10）的漏极端与第五P型MOS管（P5）的源极端连接，第五P型MOS管（P5）的漏极端与第五N型MOS管（N5）的漏极端连接，第五N型MOS管（N5）的源极端与第十一N型MOS管（N11）的漏极端及第十一P型MOS管（P11）的源极端连接，第十一N型MOS管（N11）的源极端及第十一P型MOS管（P11）的漏极端均接地，第五P型MOS管（P5）的漏极端及第五N型MOS管（N5）的漏极端与第一轨到轨运算放大器（OP1）的反相端、第二轨到轨运算放大器（OP2）的反相端连接；第九N型MOS管（N9）的栅极端及第十N型MOS管（N10）的栅极端与充电控制信号UPP连接，第九P型MOS管（P9）的栅极端及第十P型MOS管（P10）的栅极端与充电控制信号UPN连接，第十二N型MOS管（N12）的栅极端及第十一N型MOS管（N11）的栅极端与放电控制信号DNP连接，第十二P型MOS管（P12）的栅极端及第十一P型MOS管（P11）的栅极端与放电控制信号DNN连接。

5.根据权利要求4所述的低电压电荷泵锁相环中高性能电荷泵电路，其特征是：所述第二N型MOS管（N2）具有第二导电沟道宽长比，第三N型MOS管（N3）具有第三导电沟道宽长比，第四N型MOS管（N4）具有第四导电沟道宽长比，第五N型MOS管（N5）具有第五导电沟道宽长比，其中，第五导电沟道宽长比与第二导电沟道宽长比的比值与第四导电沟道宽长比与第三导电沟道宽长比的比值相等；

第二P型MOS管（P2）具有第六导电沟道宽长比，第三P型MOS管（P3）具有第七导电沟道宽长比，第四P型MOS管（P4）具有第八导电沟道宽长比，第五P型MOS管（P5）具有第九导电沟道宽长比；其中，第九导电沟道宽长比与第六导电沟道宽长比的比值与第八导电沟道宽长比与第七导电沟道宽长比的比值相等。

6.根据权利要求4所述的低电压电荷泵锁相环中高性能电荷泵电路，其特征是：所述第一密勒补偿电路（6）包括第一补偿电阻（Rcp）及第一补偿电容（Ccp），第一补偿电阻（Rcp）的一端与第三P型MOS管（P3）的漏极端连接，第一补偿电阻（Rcp）的另一端通过第一补偿电容（Ccp）与第一轨到轨运算放大器（OP1）的输出端连接。

7.根据权利要求4所述的低电压电荷泵锁相环中高性能电荷泵电路，其特征是：所述第二密勒补偿电路（7）包括第二补偿电阻（Rcn）及第二补偿电容（Ccn），所述第二补偿电阻（Rcn）的一端与第二P型MOS管（P2）的漏极端连接，第二补偿电阻（Rcn）的另一端通过第二补偿电容（Ccn）与第二轨到轨运算放大器（OP2）的输出端连接。

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