CN103383636A - 通信系统及通信方法 - Google Patents
通信系统及通信方法 Download PDFInfo
- Publication number
- CN103383636A CN103383636A CN2013102224055A CN201310222405A CN103383636A CN 103383636 A CN103383636 A CN 103383636A CN 2013102224055 A CN2013102224055 A CN 2013102224055A CN 201310222405 A CN201310222405 A CN 201310222405A CN 103383636 A CN103383636 A CN 103383636A
- Authority
- CN
- China
- Prior art keywords
- cpu
- chip
- signal
- gpon
- mips framework
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004891 communication Methods 0.000 title claims abstract description 93
- 238000000034 method Methods 0.000 title abstract description 7
- 230000003111 delayed effect Effects 0.000 claims abstract description 12
- 230000000295 complement effect Effects 0.000 claims description 7
- 230000003287 optical effect Effects 0.000 abstract description 3
- 238000012512 characterization method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
Images
Landscapes
- Multi Processors (AREA)
Abstract
本发明公开了一种通信系统及通信方法，特别是涉及一种MIPS架构的CPU与GPON芯片的CPU之间的通信方法以及一种使用所述通信方法的通信系统。所述通信方法包括以下步骤：S1、对所述MIPS架构的CPU的地址信号进行倒序；S2、对所述MIPS架构的CPU的控制信号、数据信号及地址信号进行延时；S3、将延时后的所述MIPS架构的CPU的控制信号、数据信号及地址信号分别发送至所述GPON芯片的CPU。本发明能够实现GPON系统中MIPS架构的CPU与单GPON芯片的CPU或者双GPON芯片的CPU之间的正常通信，扩展了GPON芯片对处理器设备的可选性。
Description
技术领域
本发明涉及一种通信系统及通信方法，特别是涉及一种MIPS架构的CPU与GPON芯片的CPU之间的通信方法以及一种使用所述通信方法的通信系统。
背景技术
在GPON（千兆无源光网络）系统中，OLT（光线路终端）设备的处理器的CPU（中央处理器）需要与GPON芯片内的双CPU进行通信，其通信一般通过LOCAL BUS总线（又称CPU总线，一种芯片自定义的本地总线）来实现的。然而，LOCAL BUS总线通信时GPON芯片内的双CPU对于片选、读写以及数据的时序的要求是非常严格的。开始读操作的时候时序需要满足先片选再读写再给出地址最后给出数据，结束时，时序依次为片选结束、读写结束以及给出地址、数据结束。而写操作时时序需要满足先片选在传输地址数据最后写使能，结束时，时序依次为片选结束、地址数据停止传输以及写使能关闭。同时，需要保证处理器的CPU与GPON芯片内的双CPU的时序必须要保持一致，从而才能够进行正常通信，而现有技术中MIPS架构（一种采取精简指令集（RISC）的处理器结构）的CPU是无法与GPON芯片内的双CPU进行正常通信的。
发明内容
本发明要解决的技术问题是为了克服现有技术中GPON系统中MIPS架构的CPU无法与GPON芯片内的双CPU进行正常通信的缺陷，提供一种能够使得MIPS架构的CPU与GPON芯片的CPU之间进行正常通信的通信方法以及一种使用所述通信方法的通信系统。
本发明是通过下述技术方案来解决上述技术问题的：
本发明提供了一种MIPS架构的CPU与GPON芯片的CPU的通信方法，其特点在于，所述通信方法包括以下步骤：
S1、对所述MIPS架构的CPU的地址信号进行倒序；
S2、对所述MIPS架构的CPU的控制信号、数据信号及地址信号分别以使得所述MIPS架构的CPU的时序与所述GPON芯片的CPU的时序相匹配的延时时间进行延时；
S3、将延时后的所述MIPS架构的CPU的控制信号、数据信号及地址信号分别发送至所述GPON芯片的CPU。
在现有技术中，MIPS架构的CPU是无法与GPON芯片的CPU进行正常通信的，其主要问题在于：MIPS架构的CPU发出的地址信号的地址线与GPON芯片的CPU接收地址信号的地址线刚好是相反的，导致无法正常接收到地址信号；并且，MIPS架构的CPU的时序与GPON芯片的CPU的时序也是不一致的，从而导致二者无法正常通信。
而通过本发明的通信方法就能够解决上述的问题，其中，在步骤S1中通过对所述MIPS架构的CPU的地址信号进行倒序，使得所述MIPS架构的CPU的最高位的地址线与所述GPON芯片的CPU的最低地址位相连接，而最低位的地址线与所述GPON芯片的CPU的最高地址位相连接，其他的也依次进行连接。从而就能够使得所述GPON芯片的CPU能够正常接收到所述MIPS架构的CPU发出的地址信号。
并且，在步骤S2中通过分别以一定的延时时间对所述MIPS架构的CPU的控制信号、数据信号以及地址信号进行延时，并通过步骤S3将延时后的信号发送至所述GPON芯片的CPU中，从而就使得所述MIPS架构的CPU与所述GPON芯片的CPU的时序保持一致。而对所述控制信号、数据信号及地址信号进行延时的延时时间可能各有不同，也可能是相同的，具体需要视实际情况而定。
这样，通过本发明的通信方法就能够克服现有技术中存在的问题，进而就能够实现MIPS架构的CPU与GPON芯片的CPU之间的正常通信，从而就扩展了GPON系统中GPON芯片对处理器设备的可选性。
较佳地，所述通信方法还用于所述MIPS架构的CPU与两个GPON芯片的CPU之间的通信，所述通信方法在步骤S1和S2之间还包括一步骤S11：将所述MIPS架构的CPU发出的片选信号划分为一第一片选信号及一第二片选信号，并对所述第二片选信号进行延时，将所述第一片选信号发送至一个GPON芯片的CPU，并将延时后的所述第二片选信号发送至另一个GPON芯片的CPU；
步骤S3中还将延时后的所述MIPS架构的CPU的控制信号、数据信号及地址信号分别发送至所述两个GPON芯片的CPU。
由于两个GPON芯片的CPU需要共用同一组LOCAL BUS总线，即要求时分复用，因此在需要满足CPU的时序的一致性要求之外，还需要两个片选信号以分别进行片选，从而使得相应的总线实现使能，为后续的读写操作做好准备。
因此，在步骤S11中会通过将所述MIPS架构的CPU发出的片选信号进行划分，以生成两个片选信号，并对其中一个片选信号以一个固定的延时时间进行延时，然后再将片选信号分别发送至对应的GPON芯片的CPU中，就满足了上述的时分复用的要求，从而使得所述MIPS架构的CPU与两个GPON芯片的CPU都能够进行正常通信。
较佳地，步骤S3中还通过HBI通信链路（一种通信链路）或PBI通信链路（一种通信链路）发送延时后的所述MIPS架构的CPU的控制信号、数据信号及地址信号。
较佳地，所述通信方法通过一CPLD（复杂可编程逻辑器件）来执行所述步骤S1、S11、S2及S3。
本发明的目的在于还提供了一种通信系统，其特点在于，其用于使用上述的通信方法，所述通信系统包括一MIPS架构的CPU以及一GPON芯片的CPU，所述MIPS架构的CPU与所述GPON芯片的CPU相互通信。
较佳地，所述通信系统还包括一控制单元，所述控制单元用于对所述MIPS架构的CPU的地址信号进行倒序，还用于对所述MIPS架构的CPU的控制信号、数据信号及地址信号分别以使得所述MIPS架构的CPU的时序与所述GPON芯片的CPU的时序相匹配的延时时间进行延时，并将延时后的所述MIPS架构的CPU的控制信号、数据信号及地址信号分别发送至所述GPON芯片的CPU。
较佳地，所述通信系统中还增设有一GPON芯片的CPU，所述控制单元还用于将所述MIPS架构的CPU发出的片选信号划分为一第一片选信号及一第二片选信号，并对所述第二片选信号进行延时，将所述第一片选信号发送至一个GPON芯片的CPU，并将延时后的所述第二片选信号发送至另一个GPON芯片的CPU；
所述控制单元还用于将延时后的所述MIPS架构的CPU的控制信号、数据信号及地址信号分别发送至所述两个GPON芯片的CPU。
较佳地，所述控制单元还用于通过HBI通信链路或PBI通信链路发送延时后的所述MIPS架构的CPU的控制信号、数据信号及地址信号。
较佳地，所述控制单元为一CPLD。
本发明的积极进步效果在于：本发明能够实现GPON系统中MIPS架构的CPU与单GPON芯片的CPU或者双GPON芯片的CPU之间的正常通信，扩展了GPON系统中GPON芯片对处理器设备的可选性，也节约了GPON系统中的处理器设备的成本。
附图说明
图1为本发明的实施例1的通信系统的结构示意图。
图2为本发明的实施例1的BCM53003芯片的CPU的读操作的时序图。
图3为本发明的实施例1的BCM53003芯片的CPU的写操作的时序图。
图4为本发明的实施例1的BL3458芯片的CPU的读操作的时序图。
图5为本发明的实施例1的BL3458芯片的CPU的写操作的时序图。
图6为本发明的实施例1的BCM53003芯片的CPU与BL3458芯片的CPU的通信方法的流程图。
图7为本发明的实施例2的通信系统的结构示意图。
图8为本发明的实施例2的BCM53003芯片的CPU与BL3458芯片的CPU的通信方法的流程图。
具体实施方式
下面结合附图给出本发明较佳实施例，以详细说明本发明的技术方案。
实施例1
如图1所示，本发明的通信系统包括一BCM53003芯片1、一CPLD2以及一BL3458芯片3，其中所述BCM53003芯片1为一种具体的MIPS架构的芯片，而所述BL3458芯片3则为一种具体的GPON芯片，而本实施例的通信系统能够实现所述BCM53003芯片1与BL3458芯片3之间的正常通信。
其中，所述BCM53003芯片1通过所述CPLD2与所述BL3458芯片3进行连接。通过所述CPLD2的逻辑功能来实现所述BCM53003芯片1与所述BL3458芯片3之间的正常通信。
具体地，所述BCM53003芯片1的CPU总线会首先送入所述CPLD2，所述CPLD2会先把所述BCM53003芯片1的CPU发出的地址信号进行倒序，使得所述BCM53003芯片1的CPU的最高位的地址线与所述BL3458芯片3的CPU的最低地址位相连接，而所述BCM53003芯片1的CPU的最低位的地址线与所述BL3458芯片3的CPU的最高地址位相连接，其他的也依次进行连接。从而就能够使得所述BL3458芯片3的CPU能够正常接收到所述BCM53003芯片1的CPU发出的地址信号。
接着，所述CPLD2会对所述BCM53003芯片1的CPU发出的控制信号、数据信号以及地址信号分别进行延时，而具体的延时时间可以根据实际情况进行设置，对于不同的信号延时的时间可以不一致。所述CPLD2还会将延时后的控制信号、数据信号以及地址信号分别发送至所述BL3458芯片3的CPU中，以使得所述BCM53003芯片1的CPU的时序与所述BL3458芯片3的CPU的时序相匹配。具体地，所述CPLD2会通过HBI通信链路或PBI通信链路发送延时后的所述控制信号、数据信号及地址信号，而在未使用HBI通信链路或PBI通信链路时，所述CPLD2需要对所述BCM53003芯片1的CPU发出的信号给予高阻态。
这样，本实施例的通信系统就能够克服现有技术中存在的问题，进而就能够实现MIPS架构的CPU（即所述BCM53003芯片1的CPU）与GPON芯片的CPU（即所述BL3458芯片3的CPU）之间的正常通信，从而就扩展了GPON系统中GPON芯片对处理器设备的可选性。
具体地，参见图2-图5，其中图2和图3分别示出了所述BCM53003芯片1的CPU运行读操作和写操作时候的时序图，其中的FLASH_ADDR表征地址信号的时序，而FLASH_CS_N则表征片选信号的时序，FLASH_OE_N则表征读使能的时序，FLASH_WE_N则表征写使能的时序，FLASH_DATA则表征数据信号的时序，其中的t0、t1、t2以及t3则为读操作或写操作运行时的对应的时间段。
而图4和图5中则分别示出了BL3458芯片3的CPU在运行读操作和写操作的时候对时序的要求，其中的HBI_CS表征片选信号的时序，HBI_ADDR表征地址信号的时序，HBI_RW表征读使能或写使能的时序，HBI_DATA则表征数据信号的时序，其中的t81、t82、t83以及t84则为读操作或写操作运行时的对应的时间段。
由图中可以看出，处理前的所述BCM53003芯片1的CPU的时序与所述BL3458芯片3的CPU要求的时序是不匹配的，而在本实施例中，经过所述CPLD2的处理后就能够实现所述BCM53003芯片1的CPU的时序与所述BL3458芯片3的CPU的匹配，进而也就能够实现所述BCM53003芯片1的CPU与所述BL3458芯片3的CPU的正常通信。
如图6所示，本发明利用本实施例的通信系统实现的BCM53003芯片1的CPU与BL3458芯片3的CPU的通信方法包括以下步骤：
步骤100、对所述BCM53003芯片1的CPU的地址信号进行倒序。
步骤101、对所述BCM53003芯片1的CPU的控制信号、数据信号及地址信号以使得所述BCM53003芯片1的CPU的时序与所述BL3458芯片3的CPU的时序相匹配的延时时间进行延时。
步骤102、将延时后的所述BCM53003芯片1的CPU的控制信号、数据信号及地址信号分别发送至所述BL3458芯片3的CPU中。
实施例2
如图7所示，本实施例的通信系统与实施例1的区别在于：在本实施例中，所述通信系统中包括有两个所述BL3458芯片3，即本实施例的通信系统能够实现所述BCM53003芯片1同时与两个所述BL3458芯片3的正常通信。
具体地，由于两个所述BL3458芯片3的CPU需要共用同一组LOCALBUS总线，即要求时分复用，因此在需要满足CPU的时序的一致性要求之外，还需要两个片选信号以分别进行片选。
因此，所述CPLD2除了实现实施例1中的相应功能外，还会通过将所述BCM53003芯片1的CPU发出的片选信号进行划分，以生成两个片选信号，并对其中一个片选信号以一个固定的延时时间进行延时，然后再将片选信号分别发送至对应的BL3458芯片3的CPU中，就满足了上述的时分复用的要求，从而使得所述BCM53003芯片1的CPU与两个BL3458芯片3的CPU都能够进行正常通信。
如图8所示，本发明利用本实施例的通信系统实现的BCM53003芯片1的CPU与BL3458芯片3的CPU的通信方法包括以下步骤：
步骤200、对所述BCM53003芯片1的CPU的地址信号进行倒序。
步骤201、将所述BCM53003芯片1的CPU发出的片选信号划分为一第一片选信号及一第二片选信号，并对所述第二片选信号进行延时，将所述第一片选信号发送至一个BL3458芯片3的CPU，并将延时后的所述第二片选信号发送至另一个BL3458芯片3的CPU。
步骤202、对所述BCM53003芯片1的CPU的控制信号、数据信号及地址信号以使得所述BCM53003芯片1的CPU的时序与所述BL3458芯片3的CPU的时序相匹配的延时时间进行延时。
步骤203、将延时后的所述BCM53003芯片1的CPU的控制信号、数据信号及地址信号分别发送至所述两个BL3458芯片3的CPU中。
虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。
Claims (9)
1.一种MIPS架构的CPU与GPON芯片的CPU的通信方法，其特征在于，所述通信方法包括以下步骤：
S1、对所述MIPS架构的CPU的地址信号进行倒序；
S2、对所述MIPS架构的CPU的控制信号、数据信号及地址信号分别以使得所述MIPS架构的CPU的时序与所述GPON芯片的CPU的时序相匹配的延时时间进行延时；
S3、将延时后的所述MIPS架构的CPU的控制信号、数据信号及地址信号分别发送至所述GPON芯片的CPU。
2.如权利要求1所述的通信方法，其特征在于，所述通信方法还用于所述MIPS架构的CPU与两个GPON芯片的CPU之间的通信，所述通信方法在步骤S1和S2之间还包括一步骤S11：将所述MIPS架构的CPU发出的片选信号划分为一第一片选信号及一第二片选信号，并对所述第二片选信号进行延时，将所述第一片选信号发送至一个GPON芯片的CPU，并将延时后的所述第二片选信号发送至另一个GPON芯片的CPU；
步骤S3中还将延时后的所述MIPS架构的CPU的控制信号、数据信号及地址信号分别发送至所述两个GPON芯片的CPU。
3.如权利要求2所述的通信方法，其特征在于，步骤S3中还通过HBI通信链路或PBI通信链路发送延时后的所述MIPS架构的CPU的控制信号、数据信号及地址信号。
4.如权利要求3所述的通信方法，其特征在于，所述通信方法通过一CPLD来执行所述步骤S1、S11、S2及S3。
5.一种通信系统，其特征在于，其用于使用如权利要求1所述的通信方法，所述通信系统包括一MIPS架构的CPU以及一GPON芯片的CPU，所述MIPS架构的CPU与所述GPON芯片的CPU相互通信。
6.如权利要求5所述的通信系统，其特征在于，所述通信系统还包括一控制单元，所述控制单元用于对所述MIPS架构的CPU的地址信号进行倒序，还用于对所述MIPS架构的CPU的控制信号、数据信号及地址信号分别以使得所述MIPS架构的CPU的时序与所述GPON芯片的CPU的时序相匹配的延时时间进行延时，并将延时后的所述MIPS架构的CPU的控制信号、数据信号及地址信号分别发送至所述GPON芯片的CPU。
7.如权利要求6所述的通信系统，其特征在于，所述通信系统中还增设有一GPON芯片的CPU，所述控制单元还用于将所述MIPS架构的CPU发出的片选信号划分为一第一片选信号及一第二片选信号，并对所述第二片选信号进行延时，将所述第一片选信号发送至一个GPON芯片的CPU，并将延时后的所述第二片选信号发送至另一个GPON芯片的CPU；
所述控制单元还用于将延时后的所述MIPS架构的CPU的控制信号、数据信号及地址信号分别发送至所述两个GPON芯片的CPU。
8.如权利要求7所述的通信系统，其特征在于，所述控制单元还用于通过HBI通信链路或PBI通信链路发送延时后的所述MIPS架构的CPU的控制信号、数据信号及地址信号。
9.如权利要求8所述的通信系统，其特征在于，所述控制单元为一CPLD。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310222405.5A CN103383636B (zh) | 2013-06-05 | 2013-06-05 | 通信系统及通信方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310222405.5A CN103383636B (zh) | 2013-06-05 | 2013-06-05 | 通信系统及通信方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103383636A true CN103383636A (zh) | 2013-11-06 |
| CN103383636B CN103383636B (zh) | 2015-12-02 |
Family
ID=49491441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310222405.5A Active CN103383636B (zh) | 2013-06-05 | 2013-06-05 | 通信系统及通信方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103383636B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008057974A2 (en) * | 2006-11-02 | 2008-05-15 | Ocean Broadband Networks, Inc. | Passive optical network system management |
| CN101610429A (zh) * | 2008-06-19 | 2009-12-23 | 华为技术有限公司 | 提供无源光网络系统中上行突发数据的方法及装置 |
| CN102325281A (zh) * | 2011-07-18 | 2012-01-18 | 成都优博创技术有限公司 | 一种利用可编程逻辑单元对OLT光模块RSSI Trigger时序的处理装置和方法 |
| CN105138692A (zh) * | 2015-09-18 | 2015-12-09 | 山大地纬软件股份有限公司 | 一种大数据访问和管理的中间件定制系统与方法 |
-
2013
- 2013-06-05 CN CN201310222405.5A patent/CN103383636B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008057974A2 (en) * | 2006-11-02 | 2008-05-15 | Ocean Broadband Networks, Inc. | Passive optical network system management |
| CN101610429A (zh) * | 2008-06-19 | 2009-12-23 | 华为技术有限公司 | 提供无源光网络系统中上行突发数据的方法及装置 |
| CN102325281A (zh) * | 2011-07-18 | 2012-01-18 | 成都优博创技术有限公司 | 一种利用可编程逻辑单元对OLT光模块RSSI Trigger时序的处理装置和方法 |
| CN105138692A (zh) * | 2015-09-18 | 2015-12-09 | 山大地纬软件股份有限公司 | 一种大数据访问和管理的中间件定制系统与方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103383636B (zh) | 2015-12-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP3420462B1 (en) | Bus bridge for translating requests between a module bus and an axi bus | |
| US8433838B2 (en) | Remote multiplexing devices on a serial peripheral interface bus | |
| CN101609442B (zh) | 一种接口自适应的方法及其装置、系统 | |
| US20160098371A1 (en) | Serial peripheral interface daisy chain communication with an in-frame response | |
| CN108092753B (zh) | 一种采用硬件内存搬移同步的热备冗余系统 | |
| KR20150024350A (ko) | 링 토폴로지 스테이터스 인디케이션 | |
| CN103312636A (zh) | 信息处理装置、串行通信系统和装置以及通信初始化方法 | |
| CN105701038B (zh) | 一种级联芯片启动方法及相关装置 | |
| CN107436851A (zh) | 串行外设接口四线隔离系统及其控制方法 | |
| CN106126465A (zh) | 一种数据传输方法及装置 | |
| US20100036990A1 (en) | Network device | |
| CN108399137B (zh) | Pon模块基于cpld的i2c切换方法 | |
| CN103885910B (zh) | 多设备在主模式下进行iic通信的方法 | |
| CN112600551A (zh) | Serdes接口电路 | |
| US8612663B1 (en) | Integrated circuit devices, systems and methods having automatic configurable mapping of input and/or output data connections | |
| CN108268416B (zh) | 一种异步接口转同步接口控制电路 | |
| CN103577356A (zh) | 实现iic接口地址扩展的设备及方法 | |
| CN103383636A (zh) | 通信系统及通信方法 | |
| CN113900985B (zh) | Io和spi复用芯片、复用辅助芯片和数据交互方法 | |
| CN115827545A (zh) | 增强型串行外设接口实现方法、装置、转换器件及介质 | |
| US9720871B2 (en) | Determining cable connections in a multi-cable link | |
| CN112199312B (zh) | 通信设备的接口转换装置及通信系统 | |
| US20130067130A1 (en) | Bus control apparatus and bus control method | |
| KR101857088B1 (ko) | 리턴 회로를 갖는 리모트 입출력 장치 및 그의 내부 버스 통신 방법 | |
| CN108599843B (zh) | Sfp ont光模块和宿主机中支持输出1pps和tod信号的功能检测控制方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| PP01 | Preservation of patent right |
Effective date of registration: 20180313 Granted publication date: 20151202 |
|
| PP01 | Preservation of patent right | ||
| PD01 | Discharge of preservation of patent | ||
| PD01 | Discharge of preservation of patent |
Date of cancellation: 20210313 Granted publication date: 20151202 |
|
| PP01 | Preservation of patent right | ||
| PP01 | Preservation of patent right |
Effective date of registration: 20210313 Granted publication date: 20151202 |
|
| PD01 | Discharge of preservation of patent | ||
| PD01 | Discharge of preservation of patent |
Date of cancellation: 20240313 Granted publication date: 20151202 |