CN103345379A - 一种复数乘法器及其实现方法 - Google Patents

Abstract

本发明公开了一种复数乘法器及其实现方法，该复数乘法器有5个输入接口分别输入两个复数的实部（a、c）和虚部(b、d)以及一个控制信号s，其包括1个实数乘法器、5个加/减法器和3个多路选择器，控制信号控制3个多路选择器工作，两个多路选择器的输出作为实数乘法器的输入，由实数乘法器计算得到三个中间部分积c*(a+b)、a*(d-c)和b*(d+c)，然后第三个多路选择器根据控制信号s的不同，对外输出a*(d-c)或b*(d+c)，然后通过与锁存器中的数据c*(a+b)相减、相加分别得到复数乘法的实部和虚部。本发明提高了实数乘法器单元的利用效率，消耗硬件资源少，较大地减少了传统复数乘法器使用的乘法器个数，大大减小了面积。

Description

一种复数乘法器及其实现方法

技术领域

本发明涉及数字信号处理研究领域，特别涉及一种复数乘法器及其实现方法。

背景技术

在现代数字信号处理领域中，信号通常以复数的形式出现并需进行各种处理，例如，在现代无线通信、语音识别、图像处理、卫星导航、工业控制、医学诊断、地震监测、金属探伤等领域广泛应用快速傅里叶变换（Fast FourierTransformation，FFT）、离散傅里叶变换（Discrete Fourier Transform，DFT）、小波变换（Wavelet Transformation）等算法对复数信号进行处理。这类信号处理不可避免需对复数信号进行乘法运算。

复数乘法器模块在片上系统（System on Chip，SoC）、专用功能集成电路（Application Specific Integrated Circuit，ASIC）和现场可编程门阵列（FieldProgrammable Gate Array，FPGA）等硬件电路设计中，逐渐扮演着越来越重要的角色。因此，随着技术的逐渐发展，对复数乘法器模块的占用面积大小和成本高低提出了更高的要求。

复数信号的乘法运算可以通过实数乘法器进行实现。假设复数x=a+b*i，y=c+d*i，i是复数单位，则复数乘法x*y等效于：

(a+b*i)*(c+d*i)=(a*c–b*d)+(a*d+b*c)*i=[c*(a+b)-b*(d+c)]+[c*(a+b)+a*(d-c)]*i；

按照传统的技术方案，需要四个实数乘法器分别计算a*c、b*d、a*d和b*c的值，以及需要一个减法器和一个加法器分别计算复数乘法结果的实部(a*c–b*d)和虚部(a*d+b*c)。

按照另一种传统的技术方案，需要三个实数乘法器分别计算c*(a+b)、b*(d+c)和a*(d-c)的值，以及需要五个加法/减法器计算a+b、d+c、d-c、c*(a+b)-b*(d+c)和c*(a+b)+a*(d-c)的值，才能得到复数乘法的实部和虚部。

这两种技术方案的缺点在于消耗比较多的实数乘法器单元，且利用效率低，占用面积较大，从而导致硬件电路的成本较高。

因此，提出一种占用面积小，且成本低的复数乘法器模块，成为一个非常具有实用价值的课题。

发明内容

本发明的主要目的在于克服现有技术的缺点与不足，提供一种复数乘法器及其实现方法，该装置和方法针对数字信号处理领域中的复数乘法功能，只需要消耗一个实数乘法器、五个加/减法器和三个多路选择器，就可以实现复数乘法功能，具有实数乘法器单元利用效率高、消耗硬件资源少、占用面积小的优点。

本发明的目的通过以下的技术方案实现：一种复数乘法器，包括：

输入接口，包括5个，设复数为x=a+b*i和y=c+d*i，则第一输入接口用于输入a，第二输入接口用于输入b，第三输入接口用于输入c，第四输入接口用于输入d，第五输入接口用于输入一个控制信号s；

输出接口，用于输出相乘后的结果；

还包括：

第一加法器，其耦合到第一输入接口和第二输入接口，用于产生a+b；

第一多路选择器，其输入端分别与第一输入接口、第二输入接口、第一加法器的输出端耦合连接，用于根据控制信号s的不同，对外输出a+b、b或a；

第二加法器，其耦合到第三输入接口和第四输入接口，用于产生d+c；

第一减法器，其耦合到第三输入接口和第四输入接口，用于产生d-c；

第二多路选择器，其输入端分别与第三输入接口、第二加法器、第一减法器的输出端耦合连接，用于根据控制信号s的不同，对外输出c、d+c或d-c；

实数乘法器，其输入端分别与第一多路选择器和第二多路选择器的输出端耦合连接，用于产生3个中间部分积c*(a+b)、a*(d-c)和b*(d+c)，分别通过端口输出；

第三多路选择器，为2选1多路选择器，其输入端分别与实数乘法器中用于输出中间部分积a*(d-c)和b*(d+c)的端口耦合连接，用于根据控制信号s的不同，对外输出a*(d-c)或b*(d+c)；

锁存器，其输入端与实数乘法器中用于输出中间部分积c*(a+b)的端口耦合连接；

第三加法器，其输入端分别与第三多路选择器和锁存器的输出端耦合连接，用于产生复数乘法结果的虚部；其输出端与输出接口耦合连接；

第二减法器，其输入端分别与第三多路选择器和锁存器的输出端耦合连接，用于产生复数乘法结果的实部；其输出端与输出接口耦合连接。

一种基于上述复数乘法器的实现方法，包括以下步骤：

（1）对于复数x=a+b*i和y=c+d*i，从输入接口输入实部a、c和虚部b、d，并输入用于控制复数乘法器中各个多路选择器工作的控制信号s，通过第一加法器、第二加法器、第一减法器，将a+b、b、a作为第一多路选择器的输入，把c、d+c、d-c作为第二多路选择器的输入，其输出信号分别设为mux1_out和mux2_out，上述输出信号根据控制信号s的不同而不同，具体为：

当控制信号s为“01”时，mux1_out为a+b，mux2_out为c；

当控制信号s为“10”时，mux1_out为b，mux2_out为d+c；

当控制信号s为“11”时，mux1_out为a，mux2_out为d-c；

（2）根据步骤（1）得到的输出信号，将其作为实数乘法器的输入，由实数乘法器计算3个中间部分积，分别为c*(a+b)、a*(d-c)和b*(d+c)；

（3）根据步骤（2）得到的中间部分积，中间部分积a*(d-c)和b*(d+c)由第三多路选择器选择输出，s同样是mux3的控制信号，中间部分积c*(a+b)由锁存器Register保存；其中：

当控制信号s为“01”时，第三多路选择器输出a*(d-c)，锁存器Register的输出与其相加作为复数乘法结果的虚部，输出实部置0；

当控制信号s为“10”时，复数乘法结果的实部和虚部均置0；

当控制信号s为“11”时，第三多路选择器输出b*(d+c)，锁存器Register的输出与其相减作为复数乘法结果的实部，输出虚部置0。

本发明与现有技术相比，具有如下优点和有益效果：

传统的实现复数乘法器的技术方案需要使用四个或三个实数乘法器，以及若干个加法/减法器，才能得到复数相乘结果的实部和虚部。这些方案使用了较多的实数乘法器资源，且乘法器利用效率低，使得占用面积较大，硬件电路成本高。而本发明正是从提高实数乘法器单元的利用效率和减少乘法器数量的思路出发，只使用了一个实数乘法器单元，对其充分利用，让它在每一个时钟周期均工作，大大减少了乘法器资源，节省了芯片面积。该方法对于当今数字信号处理领域中处理大量的复数信号，实现复数相乘功能的需求具有非常重要的意义。

附图说明

图1是传统复数乘法器技术方案1的示意图；

图2是传统复数乘法器技术方案2的示意图；

图3是本发明的复数乘法器技术方案示意图；

图4是本实施例1中多路选择器模块mux_select的内部原理示意图；

图5是本发明技术方案详细的内部原理示意图。

具体实施方式

为使本发明的技术方案和优点更加清楚，下面将结合实施例及附图对本发明的技术方案进行清楚、完整的描述，但本发明的实施方式不限于此。

实施例1

两个复数信号的相乘运算是通过计算积的实部和虚部而得到的。对于复数信号x=a+b*i和y=c+d*i（i是复数单位），复数乘法x*y等效于：(a+b*i)*(c+d*i)=(a*c–b*d)+(a*d+b*c)*i，可见，只要计算实部(a*c–b*d)和虚部(a*d+b*c)，就可以得到复数信号的积。传统复数乘法器有两种技术方案，介绍如下：

（1）如图1所示，为传统复数乘法器技术方案1，输入两个复数信号x和y的实部和虚部，对它们分别求出中间部分积，再通过加法/减法器将中间部分积进行相加或相减，就可以得到复数相乘结果。这一技术方案需要消耗四个实数乘法器（mult）、一个减法器(sub)和一个加法器(adder)。

（2）复数乘法x*y也可以等效于：

(a+b*i)*(c+d*i)=[c*(a+b)-b*(d+c)]+[c*(a+b)+a*(d-c)]*i，

如图2所示，为传统的复数乘法器技术方案2，输入两个复数信号x和y的实部和虚部，计算a+b、d+c、d-c，然后分别与输入信号c、b、a相乘得到中间部分积c*(a+b)、b*(d+c)和a*(d-c)，c*(a+b)与b*(d+c)相减得到复数相乘结果的实部，c*(a+b)与a*(d-c)相加得到复数相乘结果的虚部。此方案中需要消耗三个实数乘法器（mult）、两个减法器(sub)和三个加法器(adder)。

这两种传统的复数乘法器的技术方案的缺点在于，均消耗比较多的实数乘法器单元，且利用效率低，占用面积较大，从而导致数字信号处理芯片的成本高。

为此，本实施例给出了一种如图3、5所示的高效的复数乘法器及其实现方法，该复数乘法器包括输入接口、输出接口、3个加法器、2个减法器、1个实数乘法器和3个多路选择器，具体是：

输入接口，包括5个，设复数为x=a+b*i和y=c+d*i，则第一输入接口用于输入a，第二输入接口用于输入b，第三输入接口用于输入c，第四输入接口用于输入d，第五输入接口用于输入一个控制信号s；

第一加法器，其耦合到第一输入接口和第二输入接口，用于产生a+b；

第一多路选择器mux1，其输入端分别与第一输入接口、第二输入接口、第一加法器的输出端耦合连接，用于根据控制信号s的不同，对外输出a+b、b或a；

第二加法器，其耦合到第三输入接口和第四输入接口，用于产生d+c；

第一减法器，其耦合到第三输入接口和第四输入接口，用于产生d-c；

第二多路选择器mux2，其输入端分别与第三输入接口、第二加法器、第一减法器的输出端耦合连接，用于根据控制信号s的不同，对外输出c、d+c或d-c；

实数乘法器mult，其输入端分别与第一多路选择器和第二多路选择器的输出端耦合连接，用于产生3个中间部分积c*(a+b)、a*(d-c)和b*(d+c)，分别通过端口输出；

第三多路选择器mux3，为2选1多路选择器，其输入端分别与实数乘法器中用于输出中间部分积a*(d-c)和b*(d+c)的端口耦合连接，用于根据控制信号s的不同，对外输出a*(d-c)或b*(d+c)；

锁存器，其输入端与实数乘法器中用于输出中间部分积c*(a+b)的端口耦合连接；

第三加法器，其输入端分别与第三多路选择器和锁存器的输出端耦合连接，用于产生复数乘法结果的虚部result_imag；其输出端与输出接口耦合连接；

第二减法器，其输入端分别与第三多路选择器和锁存器的输出端耦合连接，用于产生复数乘法结果的实部result_real；其输出端与输出接口耦合连接。

输出接口，用于输出相乘后的结果。

该技术方法包括以下步骤：

（1）输入复数x（x=a+b*i）和y（y=c+d*i）的实部a、c和虚部b、d，以及控制信号s，s控制多路选择器模块mux_select(包括mux1和mux2)工作，输出设为mux1_out和mux2_out；

（2）根据步骤（1）得到的输出信号mux1_out和mux2_out，将其作为实数乘法器mult的输入，由mult计算3个中间部分积；

（3）根据步骤（2）得到的中间部分积，由s控制2选1多路选择器mux3工作，由中间部分积相减、相加分别得到复数乘法的实部和虚部。

具体地，所述步骤（1）中由s控制多路选择器模块mux_select工作的具体步骤如下：

根据输入的信号a，b，c和d，在mux_select模块内计算中间变量a+b，d+c和d-c，并把a+b，b，a和c，d+c，d-c分别作为第一多路选择器mux1和第二多路选择器mux2的输入，其输出分别为mux1_out和mux2_out（多路选择器模块mux_select的内部原理示意图如图4所示）；

当控制信号s为“01”时，mux1输出a+b，mux2输出c；

当控制信号s为“10”时，mux1输出b，mux2输出d+c；

当控制信号s为“11”时，mux1输出a，mux2输出d-c；

然后实数乘法器mult将输出的mux1_out和mux2_out作为输入激励，计算得到3个中间部分积c*(a+b)、a*(d-c)和b*(d+c)。

所述步骤（3）中由中间部分积相减、相加分别得到复数乘法的实部和虚部，具体步骤如下：

中间部分积a*(d-c)和b*(d+c)由2选1多路选择器mux3选择输出，s是mux3的控制信号，中间部分积c*(a+b)由锁存器Register保存；

当控制信号s为“01”时，2选1多路选择器mux3输出a*(d-c)，锁存器Register的输出与其相加作为复数乘法结果的虚部result_imag（前一次相乘结果），输出实部result_real置0；

当控制信号s为“10”时，复数乘法结果的实部result_real和虚部result_imag均置0；

当控制信号s为“11”时，多路选择器mux3输出b*(d+c)，锁存器Register的输出与其相减作为复数乘法结果的实部result_real，输出虚部result_imag置0。

本实施例详细的内部原理示意图如图5所示，在应用中可将图4的mux_select封装成一个模块，再由顶层设计模块调用。

表1为传统复数乘法器技术方案1、2和本实施例所述方法的消耗资源量与运算时间比较，利用以上三种技术方案对两个复数信号进行相乘操作，得到复数积的实部和虚部。假设一个时钟周期为Tc。

表1三种技术方案的消耗资源量与运算时间比较

由上表可以看出，与传统技术方案1、2相比，本实施例的技术方案在完成一次复数相乘运算花费的时间没有明显增加或维持不变的基础上，使用的实数乘法器单元个数分别减少了75%和66.7%，虽然额外增加了一些加法器/减法器单元和多路选择器单元，但本实施例的方法却提高了实数乘法器单元的利用效率，节省了较多的实数乘法器，较大地减少了面积，能够节省较多的硬件资源实现两个复数的乘法功能。

上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受上述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。

Claims (2)

1.一种复数乘法器，其特征在于，包括：

输入接口，包括5个，设复数为x=a+b*i和y=c+d*i，则第一输入接口用于输入a，第二输入接口用于输入b，第三输入接口用于输入c，第四输入接口用于输入d，第五输入接口用于输入一个控制信号s；

输出接口，用于输出相乘后的结果；

还包括：

第一加法器，其耦合到第一输入接口和第二输入接口，用于产生a+b；

第一多路选择器，其输入端分别与第一输入接口、第二输入接口、第一加法器的输出端耦合连接，用于根据控制信号s的不同，对外输出a+b、b或a；

第二加法器，其耦合到第三输入接口和第四输入接口，用于产生d+c；

第一减法器，其耦合到第三输入接口和第四输入接口，用于产生d-c；

第二多路选择器，其输入端分别与第三输入接口、第二加法器、第一减法器的输出端耦合连接，用于根据控制信号s的不同，对外输出c、d+c或d-c；

实数乘法器，其输入端分别与第一多路选择器和第二多路选择器的输出端耦合连接，用于产生3个中间部分积c*(a+b)、a*(d-c)和b*(d+c)，分别通过端口输出；

第三多路选择器，为2选1多路选择器，其输入端分别与实数乘法器中用于输出中间部分积a*(d-c)和b*(d+c)的端口耦合连接，用于根据控制信号s的不同，对外输出a*(d-c)或b*(d+c)；

锁存器，其输入端与实数乘法器中用于输出中间部分积c*(a+b)的端口耦合连接；

第三加法器，其输入端分别与第三多路选择器和锁存器的输出端耦合连接，用于产生复数乘法结果的虚部；其输出端与输出接口耦合连接；

第二减法器，其输入端分别与第三多路选择器和锁存器的输出端耦合连接，用于产生复数乘法结果的实部；其输出端与输出接口耦合连接。

2.一种基于权利要求1所述的复数乘法器的实现方法，其特征在于，包括以下步骤：

（1）对于复数x=a+b*i和y=c+d*i，从输入接口输入实部a、c和虚部b、d，并输入用于控制复数乘法器中各个多路选择器工作的控制信号s，通过第一加法器、第二加法器、第一减法器，将a+b、b、a作为第一多路选择器的输入，把c、d+c、d-c作为第二多路选择器的输入，其输出信号分别设为mux1_out和mux2_out，上述输出信号根据控制信号s的不同而不同，具体为：

当控制信号s为“01”时，mux1_out为a+b，mux2_out为c；

当控制信号s为“10”时，mux1_out为b，mux2_out为d+c；

当控制信号s为“11”时，mux1_out为a，mux2_out为d-c；

（2）根据步骤（1）得到的输出信号，将其作为实数乘法器的输入，由实数乘法器计算3个中间部分积，分别为c*(a+b)、a*(d-c)和b*(d+c)；

（3）根据步骤（2）得到的中间部分积，中间部分积a*(d-c)和b*(d+c)由第三多路选择器选择输出，s同样是mux3的控制信号，中间部分积c*(a+b)由锁存器Register保存；其中：

当控制信号s为“01”时，第三多路选择器输出a*(d-c)，锁存器Register的输出与其相加作为复数乘法结果的虚部，输出实部置0；

当控制信号s为“10”时，复数乘法结果的实部和虚部均置0；

当控制信号s为“11”时，第三多路选择器输出b*(d+c)，锁存器Register的输出与其相减作为复数乘法结果的实部，输出虚部置0。

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