CN103299291A - 分布式共享存储器多处理器中的分裂流量路由 - Google Patents

分布式共享存储器多处理器中的分裂流量路由 Download PDF

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Abstract

一种多芯片模块配置包括两个处理器，每个处理器具有两个节点，每个节点包括多个核心或计算单元。每个节点通过高带宽或低带宽链路而连接到其它节点。所述节点之间的流量路由，在每个节点上根据路由表和/或控制寄存器加以控制，所述路由表和/或控制寄存器会优化带宽使用和流量拥堵控制。所述多芯片模块配置实现高速缓存相干分布式共享存储器多处理器。

Description

分布式共享存储器多处理器中的分裂流量路由
相关申请的交叉引用
本申请要求2010年12月15日申请的美国非临时申请第12/968,857号的权益，所述申请的内容以引用方式并入本文。
发明领域
本申请涉及处理器的流量路由。
背景技术
在多个处理单元(每个处理单元具有几个核心)或计算单元所组成的处理器中，在核心和高速缓冲存储器之间存在带宽变化的链路，从而允许流量传送。这些链路中任何链路上的流量拥堵都会降低处理器的性能。通过流量路由的分散来减轻拥堵，便可能导致附加的跃点到达目的地，从而导致单个传送的等待时间有所增加。
发明内容
一种多芯片模块配置包括两个处理器，每个处理器具有两个节点，每个节点包括多个核心或计算单元。每个节点通过高带宽或低带宽链路而连接到其它节点。所述节点之间的流量路由，在每个节点上根据路由表和/或控制寄存器加以控制，所述路由表和/或控制寄存器会优化带宽使用和流量拥堵控制。
附图说明
图1是处理器节点的示例功能方块图，其中处理器节点包括几个计算单元、路由表和交叉单元，所述交叉单元与通向其它节点的相应链路对接；以及
图2到图4是处理器配置的示例功能方块图，其中处理器配置具有穿过处理器节点之间各种链路的流量。
具体实施方式
在本申请中，处理器可以包括多个节点，其中每个节点具有多个计算单元。多芯片处理器经过配置而包括至少两个处理器，并且借助相应方式将节点链接到其它节点和高速缓冲存储器。
图1是处理器110的示例功能方块图。处理器110可以是各种处理器中的任何一种，如中央处理单元(CPU)或图形处理单元(GPU)。举例来说，处理器110可以是实施x8664位指令集架构的x86处理器，并用于台式计算机、膝上型计算机、服务器和超标量体系结构计算机中，或者处理器110也可以是高级RISC(精减指令集计算机)机器(ARM)处理器，所述处理器用于移动电话或数字媒体播放器中。处理器的其它实施方案也是预期之中的，如数字信号处理器(DSP)和微控制器，所述数字信号处理器在数字信号(如语音数据和通信信号)相关算法的处理和实施中是特别有用的，而所述微控制器可以用于消费品应用中，如打印机和复印机。
如图所示，处理器110包括计算单元105、106和107，这些计算单元连接到系统请求队列(SRQ)113，这个SRQ113用作计算单元105、106和107的命令队列。交叉(Xbar)开关112对接于链路L1、L2、L3、L4和SQR113之间。路由表111和控制寄存器114都经过配置而用来控制交叉接口112和链路L1、L2、L3、L4上的流量路由。虽然图1中描绘四个链路L1、L2、L3和L4，但是这只是举例已，处理器节点110配置中可以实施更多或更少的链路，包括具有各种产出能力的链路。
图2展示多处理器配置200的示例功能方块图，其中双节点处理器201和202由链路253、254、255和256加以连接。处理器201包括由链路251加以连接的处理器节点110和120。高速缓冲存储器210通过存储器信道211而连接到处理器节点110，且高速缓冲存储器220通过存储器信道221而连接到处理器120。处理器202包括由链路252加以连接的处理器节点130和140。存储器信道231将高速缓冲存储器230连接到处理器节点130，且存储器信道241将高速缓冲存储器240连接到处理器节点140。链路257和258可以用来将I/O装置205、206(如网线和图形驱动器)连接到处理器201和202。在这个示例配置中，交叉链路255和256中的每个链路都是低带宽连接(例如，8位连接，或半链路)，而链路251、252、253和254是高带宽连接(例如，16位连接，或全链路)。或者，链路251、252、253和254中的任何一个链路都可以包括多个连接(例如，一个全链路和一个半链路)。在这个实施例中，路由表111为所有节点到节点的传送提供直接路径。举例来说，如果处理器节点110需要发送请求261给处理器节点140，那么交叉链路255便用作直接路径。在使用这个路由选择形式的情况下，单个请求的等待时间较短。在统计上，所有链路都会承载同等的流量分布。因此，多处理器配置200的流量速率的带宽上限是由较小带宽链路255和256加以设置的。
图3展示多处理器配置300的方块图的示例功能方块图，所述多处理器配置300类似于图2中所示的配置200。在这个实施例中，路由表111提供替代路由方案，所述路由方案保持高带宽链路251、252、253、254上的流量。举例来说，如果处理器节点110要将请求发送给处理器节点140，那么路由便配置成沿着链路251和254的双跃点请求361和362。相应地，这个单个请求的等待时间约为单跃点请求261的等待时间的双倍。然而，根据配置300的请求流量的带宽上限高于链路251、252、253、254的最小带宽。这个配置300的可选替代配置用于路由表111，来分散高带宽链路251、252、253和254上的请求流量，而在低带宽链路255和256上发送响应流量，其中响应流量明显低于请求流量。这可以基于高带宽链路251、252、253和254的最小带宽，而为多处理器配置300保持带宽上限，因为大部分流量在此处加以分散。
图4展示用于分裂流量路由方案的多处理器配置400的示例功能方块图。所述物理配置类似于配置200和300。然而，控制寄存器114经过配置而基于流量是否与牺牲请求及其关联响应相关，或基于流量是否与非牺牲请求和响应相关，来控制流量。根据这个路由方案，只有牺牲请求和关联响应顺着高带宽链路251、252、253和254。因为牺牲流量一般对等待时间并不敏感，所以针对这个流量的双跃点传输路由方案并不会妨碍处理器性能。这个路由方案也是有利的，因为牺牲流量一般高于非牺牲流量，所述牺牲流量可以由高带宽链路251、252、253、254更好地加以服务。此外，逐出的牺牲流量无须排序，并且，与非牺牲请求相比，更加适合于较长的路由路径。
为了能够根据分裂路由方案、沿着高带宽链路来投送牺牲请求和响应，在控制寄存器114(例如，相干链路流量分布寄存器)中设置特殊模式位cHTVicDistMode。举例来说，当启用链路对流量分布(如处理器节点对110和140)时，计算单元105、106、107可以将模式位cHTVicDistMode设置为值1。或者，模式位cHTVicDistMode可以设置成1，来指示启用了分裂流量方案，而没有启用成对流量分布。另外，可以由计算单元105、106、107来对控制寄存器114做出下述设置，从而启用分裂路由方案并为所述方案定义参数。为所述分布涉及到的处理器节点中的每个节点设置元件DistNode[5:0]中的分布节点识别位(例如，对于具有0到31的二进制数值范围的这个5位元件来说，值0可以指派给处理器节点110，而值3可以指派给处理器节点140)。目的地链路元件DstLnk[7:0]指定用于单个链路。举例来说，对于这个8位元件来说，位0可以指派给链路251，位1可以指派给链路253，位2可以指派给链路255，并且将目的地链路设置为链路251，可以通过将位0设置为值1来达成。在针对处理器节点110使用这个示例性启用设置方案的情况下，当侦测到牺牲包，并且引向位DistNode所识别的分布节点(如处理器节点140)时，牺牲包便会投送到位DstLnk所指定的目的地链路(高带宽链路251)，而不是投送到路由表111中所定义的目的地链路(低带宽链路255)。可以通过提供指示符来指示分裂路由方案是应该处置牺牲请求还是牺牲响应或是这两者，而达成对分裂流量路由方案的附加改进。为了指示针对分裂路由方案而启用牺牲请求，相干请求分布启用位cHTReqDistEn会设置成1。如果需要使用分裂流量路由来仅仅控制关联牺牲响应，或者控制牺牲响应以及牺牲请求，那么相干响应分布启用位cHTRspDistEn便设置成1。
在上述实施方案的变型中，路由表111可以配置有分裂流量路由方案的参数，从而使得分裂流量路由被启用来直接根据路由表111中所指示的路由加以实行，而不是根据控制寄存器114加以实行。
图4所示配置中处理器节点的牺牲分布模式(也就是，分裂流量路由)在特定条件下加以启用，包括(例如)只在下述情况真正发生时：(1)为处理器启用牺牲分布处理器节点；(2)牺牲分布处理器节点连接到另一处理器节点(目的地处理器节点)，这种连接直接地只利用低带宽链路上的单个非成组链路跃点，或者间接地借助至少高带宽链路上的两个成组链路跃点。举例来说，上文参照图4所描述的方法是关于分布处理器节点110和目的地处理器节点140，这满足上述特定条件。
表1展示利用率表的示例，所述利用率表基于上述配置200和400的实施方式来比较链路利用率，并且具有读写比，这些读写比是工作负荷的函数。如表所示，当路由均匀地分布在高带宽链路和低带宽链路上时(也就是配置200)，高带宽链路利用率为50%，这对应于2:1的链路大小比。在使用配置400的分裂路由方案时，高带宽链路和低带宽链路可以更加均匀地得以利用。
表1
Figure BDA00003503774500061
尽管上文以特定组合描述了特征和元件，每个特征或元件都可以在没有其它特征和元件的情况下单独使用，或者用于具有或不具有其它特征和元件的各种组合。本文所述的设备可以使用计算机可读存储介质中所包含的计算机程序、软件或固件来制作，其中这些计算机程序、软件或固件由通用计算机或处理器加以执行。计算机可读存储介质的实例包括只读存储器(ROM)、随机存取存储器(RAM)、寄存器、高速缓冲存储器、半导体存储器装置、磁性介质(如内部硬盘和移动磁盘)、磁光介质以及光学介质，如CD-ROM光盘和数字通用光盘(DVD)。
本发明的实施方案可以表示为计算机可读存储介质中所存储的指令和数据。举例来说，本发明的方面可以使用Verilog加以实施，Verilog是硬件描述语言(HDL)。当Verilog数据指令经过处理时，这些指令可以生成其它中间数据(例如，连线表、GDS数据或类似数据)，这些中间数据可以用来实行半导体制造厂中所实施的制作工艺。所述制作工艺可以被调适来制作半导体装置(例如，处理器)，这些半导体装置能够体现本发明的各个方面。
举例来说，合适的处理器包括通用处理器、专用处理器、常规处理器、数字信号处理器(DSP)、多个微处理器、与DSP核心相关联的一个或多个微处理器、控制器、微控制器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)电路、任何其它类型的集成电路(IC)和/或状态机。可以通过使用处理后硬件描述语言(HDL)指令(这类指令能够存储在计算机可读介质上)的结果来配置制作工艺，从而制作这类处理器。这类处理的结果可以是遮蔽产品，这些遮蔽产品随后用于半导体制作工艺中，来制作可以实施本发明各方面的处理器。

Claims (18)

1.一种方法，其包括：
监控处理器节点之间的牺牲流量和非牺牲流量；
为所述牺牲流量选择路由方案，并为非牺牲流量选择路由方案，其中所述牺牲流量利用所述节点之间的高带宽链路，而所述非牺牲流量利用所述节点之间的低带宽链路；以及
设置控制寄存器，从而启用所述路由方案。
2.如权利要求1所述的方法，其中设置所述控制寄存器包括：在为特定处理器节点对启用分布时，设置路由模式位。
3.如权利要求2所述的方法，其中设置所述控制寄存器包括：
为所述分布涉及到的所述处理器节点中的每个节点设置分布节点识别位；以及
设置目的地链路元件。
4.如权利要求1所述的方法，其中设置所述控制寄存器包括：设置相干请求分布启用位，来指示所述路由方案被启用来处置牺牲请求。
5.如权利要求1所述的方法，其中设置所述控制寄存器包括：设置相干请求分布启用位，来指示所述路由方案被启用来处置牺牲响应。
6.如权利要求1所述的方法，其中所述高带宽链路上的所述牺牲流量包括成组双跃点请求，而所述低带宽链路上的所述非牺牲流量包括非成组单跃点请求。
7.如权利要求1所述的方法，其进一步包括：在所述处理器中实行所述路由方案，其中所述处理器包括至少三个节点，第一处理器节点通过低带宽链路连接到第二处理器节点，第三处理器节点通过第一高带宽链路连接到所述第一处理器节点，并通过第二高带宽链路连接到所述第二处理器节点；
其中，所述牺牲流量沿着所述第一和第二高带宽链路，从所述第一节点投送到所述第二节点，而所述非牺牲流量沿着所述低带宽链路，从所述第一节点投送到所述第三节点。
8.一种处理器，其包括：
第一处理器节点，其通过低带宽链路连接到第二处理器节点；
第三处理器节点，其通过第一高带宽链路连接到所述第一处理器节点，并通过第二高带宽链路连接到所述第二处理器节点；
其中所述处理器节点中的每个节点包括：
多个计算单元，其连接到交叉开关，所述交叉开关经过配置而用来控制从所述计算单元发送到指定链路的流量；并且，所述计算单元经过配置而用来设置控制寄存器，所述控制寄存器具有已定义的路由方案，所述路由方案确定所述指定链路，从而使得在实行所述路由方案时，所述交叉开关经过控制而在所述第一和第二高带宽链路上发送牺牲流量，并在所述低带宽链路上发送非牺牲流量。
9.如权利要求8所述的处理器，其中所述多个计算单元中的至少一个计算单元会在为特定处理器节点对启用分布时，设置所述控制寄存器中的路由模式位。
10.如权利要求9所述的处理器，其中所述多个计算单元中的至少一个计算单元会为所述分布涉及到的所述处理器节点中的每个节点，来设置所述控制寄存器中的分布节点识别位，并设置目的地链路元件。
11.如权利要求8所述的处理器，其中所述多个计算单元中的至少一个计算单元会设置所述控制寄存器中的相干请求分布启用位，来指示所述路由被启用来处置牺牲请求。
12.如权利要求8所述的处理器，其中所述多个计算单元中的至少一个计算单元会设置所述控制寄存器中的相干请求分布启用位，来指示所述路由被启用来处置牺牲响应。
13.如权利要求8所述的处理器，其中所述高带宽链路上的所述牺牲流量包括成组双跃点请求，而所述低带宽链路上的所述非牺牲流量包括非成组单跃点请求。
14.一种存储指令集的计算机可读存储介质，所述指令集由一个或多个处理器执行以实行分裂路由方案，所述指令集包括：
监控处理器节点之间的牺牲流量和非牺牲流量；
为所述牺牲流量选择路由方案，并为所述非牺牲流量选择路由方案，其中所述牺牲流量利用所述节点之间的高带宽链路，而所述非牺牲流量利用所述节点之间的低带宽链路。
15.如权利要求14所述的介质，其中所述高带宽链路上的所述牺牲流量包括成组双跃点请求，而所述低带宽链路上的所述非牺牲流量包括非成组单跃点请求。
16.如权利要求14所述的介质，所述指令集进一步包括：
为所述路由方案启用分布节点和目的地链路。
17.如权利要求14所述的介质，所述指令集进一步包括：
启用所述路由方案来处置牺牲请求。
18.如权利要求14所述的介质，所述指令集进一步包括：
启用所述路由方案来处置牺牲响应。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106526461A (zh) * 2016-12-30 2017-03-22 盛科网络（苏州）有限公司 针对流量控制的嵌入式实时反压验证的方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9152595B2 (en) * 2012-10-18 2015-10-06 Qualcomm Incorporated Processor-based system hybrid ring bus interconnects, and related devices, processor-based systems, and methods
CN105594169A (zh) * 2013-11-07 2016-05-18 华为技术有限公司 用于流量分割的系统及方法
WO2015109010A1 (en) 2014-01-14 2015-07-23 Huawei Technologies Co., Ltd. System and method for device-to-device communications
CN107306223B (zh) * 2016-04-21 2020-08-14 华为技术有限公司 数据传输系统、方法及装置
US10481915B2 (en) 2017-09-20 2019-11-19 International Business Machines Corporation Split store data queue design for an out-of-order processor
US11064418B2 (en) * 2019-09-09 2021-07-13 Analog Devices International Unlimited Company Two-hop wireless network communication

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1988500A (zh) * 2005-12-19 2007-06-27 北京三星通信技术研究有限公司 分布式带宽管理方法
US20080298246A1 (en) * 2007-06-01 2008-12-04 Hughes William A Multiple Link Traffic Distribution
US20090109969A1 (en) * 2007-10-31 2009-04-30 General Instrument Corporation Dynamic Routing of Wideband and Narrowband Audio Data in a Multimedia Terminal Adapter
US7590090B1 (en) * 2007-01-17 2009-09-15 Lockhead Martin Corporation Time segmentation sampling for high-efficiency channelizer networks

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5859983A (en) * 1996-07-01 1999-01-12 Sun Microsystems, Inc Non-hypercube interconnection subsystem having a subset of nodes interconnected using polygonal topology and other nodes connect to the nodes in the subset
US5893153A (en) * 1996-08-02 1999-04-06 Sun Microsystems, Inc. Method and apparatus for preventing a race condition and maintaining cache coherency in a processor with integrated cache memory and input/output control
US7103065B1 (en) * 1998-10-30 2006-09-05 Broadcom Corporation Data packet fragmentation in a cable modem system
US20020021745A1 (en) * 2000-04-07 2002-02-21 Negus Kevin J. Multi-channel-bandwidth frequency-hopping system
US6795875B2 (en) * 2000-07-31 2004-09-21 Microsoft Corporation Arbitrating and servicing polychronous data requests in direct memory access
US6738836B1 (en) * 2000-08-31 2004-05-18 Hewlett-Packard Development Company, L.P. Scalable efficient I/O port protocol
US7707305B2 (en) 2000-10-17 2010-04-27 Cisco Technology, Inc. Methods and apparatus for protecting against overload conditions on nodes of a distributed network
US7444404B2 (en) 2001-02-05 2008-10-28 Arbor Networks, Inc. Network traffic regulation including consistency based detection and filtering of packets with spoof source addresses
US20040114536A1 (en) * 2002-10-16 2004-06-17 O'rourke Aidan Method for communicating information on fast and slow paths
US7600023B2 (en) * 2004-11-05 2009-10-06 Hewlett-Packard Development Company, L.P. Systems and methods of balancing crossbar bandwidth
US7395361B2 (en) * 2005-08-19 2008-07-01 Qualcomm Incorporated Apparatus and methods for weighted bus arbitration among a plurality of master devices based on transfer direction and/or consumed bandwidth
US7958314B2 (en) * 2007-12-18 2011-06-07 International Business Machines Corporation Target computer processor unit (CPU) determination during cache injection using input/output I/O) hub/chipset resources
CN101751361B (zh) * 2008-12-16 2012-10-10 联想(北京)有限公司 控制移动终端中数据传输接口的切换方法及终端设备
US8565234B1 (en) * 2009-01-08 2013-10-22 Marvell Israel (M.I.S.L) Ltd. Multicast queueing in a switch
US8103809B1 (en) * 2009-01-16 2012-01-24 F5 Networks, Inc. Network devices with multiple direct memory access channels and methods thereof
US20110161592A1 (en) * 2009-12-31 2011-06-30 Nachimuthu Murugasamy K Dynamic system reconfiguration
US8250253B2 (en) * 2010-06-23 2012-08-21 Intel Corporation Method, apparatus and system for reduced channel starvation in a DMA engine

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1988500A (zh) * 2005-12-19 2007-06-27 北京三星通信技术研究有限公司 分布式带宽管理方法
US7590090B1 (en) * 2007-01-17 2009-09-15 Lockhead Martin Corporation Time segmentation sampling for high-efficiency channelizer networks
US20080298246A1 (en) * 2007-06-01 2008-12-04 Hughes William A Multiple Link Traffic Distribution
US20090109969A1 (en) * 2007-10-31 2009-04-30 General Instrument Corporation Dynamic Routing of Wideband and Narrowband Audio Data in a Multimedia Terminal Adapter

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106526461A (zh) * 2016-12-30 2017-03-22 盛科网络（苏州）有限公司 针对流量控制的嵌入式实时反压验证的方法
CN106526461B (zh) * 2016-12-30 2018-12-28 盛科网络（苏州）有限公司 针对流量控制的嵌入式实时反压验证的方法

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