CN103296999A

CN103296999A - 跟踪保持电路和方法

Info

Publication number: CN103296999A
Application number: CN2013100595347A
Authority: CN
Inventors: 弗雷德里克·达特内
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2012-02-28
Filing date: 2013-02-26
Publication date: 2013-09-11
Anticipated expiration: 2033-02-26
Also published as: EP2634774B1; EP2634774A1; US8830095B2; CN103296999B; US20130222163A1

Abstract

本申请公开了跟踪保持电路和方法。跟踪保持电路具有主晶体管，主晶体管的栅极电压由缓冲电路提供，利用主晶体管的电路之外的不同电压源向缓冲电路供电。这避免了对于自举电路的需要。

Description

跟踪保持电路和方法

技术领域

本发明涉及跟踪保持电路(也称为采样保持电路)。

背景技术

跟踪保持电路用于跟踪变化的输入信号(典型地，电压)，并且在输出端上周期性地提供所保持的值。输出端上的保持值随时间进行更新，以实现采样功能。这种功能例如用在多路复用器电路中和模数转换器中，在多路复用器电路中将多个输入中的选定输入提供给输出，在模数转换器中跟踪保持功能用于在进行转换的同时提供稳定的输出。

跟踪保持电路需要对高速度、高带宽和线性度的要求进行平衡。对于由操作为直通门(pass gate)的MOS晶体管(例如使用CMOS处理)构建的跟踪保持电路，通常通过相对于输入电压在跟踪阶段期间保持直通门的栅-源电压恒定来获得这些要求。栅极电压可以实现为输入电压(Vin)、固定电压阶梯(Vt)和直通门晶体管的阈值电压(Vgt)之和(即，Vg＝Vin+Vt+Vgt)。

在一阶近似时，忽略短沟道效应(例如，速度饱和)，可以示出：

1/Ron＝Kn*(W/L)n*{Vdd-Vin-(Vthon+Gn*(√(20b+Vin-Vsub)-√(20b)))}

Vgs＝Vdd-Vin-(Vthon+Gn*(√(20b+Vin-Vsub)-√(20b)))

其中：

Ron ＝直通门的等效电阻

(W/L)n＝MOS直通门的尺寸

Vdd ＝电源电压

Vin ＝输入电压

Vsub ＝源极体电压(source bulk voltage)

Kn ＝MOS的等效电流

Vthon ＝Vsbulk＝0V时的阈值电压

Gn ＝体效应系数(body effect coefficient)

Ob ＝费米能级

Vgs ＝栅-源电压

以上表达式表明了导通电阻Ron受到输入信号Vin的调制。为此原因，如上所述，如果可以使得栅-源电压Vgs与输入信号无关地恒定，则可以改进线性度。

图1示出了典型的已知跟踪保持电路。

该跟踪保持电路包括串联在输入Vin和输出Vout之间的MOS晶体管10，源极位于输出处而漏极位于输入处。该晶体管用作直通门，并且称作“主晶体管”。

在跟踪阶段，晶体管导通，并且固定的栅-源电压Vgson施加至晶体管。这在图1中示出为输出Vout和晶体管栅极之间的电压源。在跟踪阶段，输入电压和输出电压相等(对于可忽略的漏-源电压)，因此将电压从输入复制到输出。

输出电压用于对电容器12充电。

在保持阶段，晶体管截止(在图1中示出为将栅极接地)，并且电容器12在下一跟踪阶段之前的持续时间提供恒定的输出电压。

为了在保持阶段提供低电荷注入、低输入负载和良好的隔离，直通门必须是高效的。此外，对于导通电阻Ron的给定目标值，存在最小尺寸的晶体管。

为了满足效率要求，Vgson的值应该尽可能高(以将晶体管硬导通)。利用一种基本的实施方案，栅极或者与Vdd(针对跟踪阶段)相连或者与地相连(针对保持阶段)；因此Vgsonmax＝Vdd-Vinmax可能非常低，使得该实施方式低效。

如果与输入信号相比电源电压(Vddcore)为低，则栅极电压(Vg)需要超过电源电压(Vdd)，使得难以实现控制。然而，这可以通过如图1所示相对于输出(或输入)电压限定栅极电压，即，通过固定栅-源电压而不是固定绝对的栅极电压来实现。这是所谓的“自举”方法。

图2更加详细地示出了使用自举配置的跟踪保持电路。

已经开发了许多实施方式来提供这种自举操作。不同的变体使用不同数目的部件，具体地，自举电容器(用于产生Vgson电压的电容器)的数目。

图2的示例使用自举电容器20和一组开关来实现在图1的电路中使用的Vgson电压阶梯。

在跟踪阶段，自举电容器20串联连接在源极和栅极之间。这意味着自举电容器将栅极电压强制为比输出电压(等于输入电压)高固定量。

在保持阶段，主晶体管10的栅极与地相连(按照与图1相同的方式)，并且将自举电容器充电至电源电压，但是与输出电压隔离。因此，在每一个周期中，将自举电容器重新充电至电源电压，并且这提供了栅极电压超出输入/输出电压的电压阶梯。

自举电路由于具有存储电容和相关开关，显然占用了显著的面积。

发明内容

根据本发明，提出了一种如在独立权利要求中限定的设备和方法。

在一个方面，提出了一种跟踪保持电路，包括：

该电路的输入和输出之间的主晶体管，其中主晶体管是由第一组电压轨供电的集成电路的一部分；

存储电容器，用于在主晶体管截止的保持阶段期间存储输出电压；

缓冲电路，用于产生在跟踪阶段期间导通主晶体管的栅极电压，其中缓冲电路适用于基于该跟踪保持电路的输入或输出电压和电压阶梯来得出栅极电压，其中通过第二组电压轨向缓冲电路供电，第二组电压轨具有比第一组电压轨大的电压摆幅(voltage swing)。

该电路使用比主晶体管形成其一部分的电路所使用的更高的电压源用于缓冲电路(缓冲电路产生用于主晶体管的栅极电压)。典型地，每一组电压轨包括地和至少一个高电压轨，例如对于主晶体管电路在1V至2V的范围内而对于缓冲电路大于2.5V。

典型地，主晶体管电路是IC例如CMOS电路的一部分。

通过使用缓冲电路来产生用于主晶体管的栅极电压，不再要求自举技术。

缓冲电路可以包括在第二组电压轨之间串联的第一电流源晶体管和第二晶体管，其中第一和第二晶体管之间的节点控制主晶体管的栅极电压。第一晶体管栅极可以与从第二组高电压轨得出的电压相连，而第二晶体管栅极可以与输入或输出相连。

电流源晶体管产生与所施加的栅-源电压相对应的电流，并且这被镜像到第二晶体管的栅极-源极。这样，将电压阶梯从电流源晶体管复制到主晶体管的栅极。这一阶梯可以大于第一组电压轨的最大电压。

在第一示例中，第一和第二晶体管之间的节点可以与主晶体管的栅极相连。主晶体管的栅极和地之间的保持晶体管可以用于通过将主晶体管栅极接地来实施保持阶段。

在第二示例中，第一和第二晶体管之间的节点与控制晶体管栅极相连，并且控制晶体管连接在第二组电压轨的电压轨与主晶体管的栅极之间。这提供了从节点至主晶体管栅极的间接耦合，并且意味着第一和第二晶体管可以对于两个阶段均保持导通。这改进了转变时间并且减小了对输入或输出的电荷注入，但是以增加电流消耗为代价。

同样可以将保持晶体管设置在主晶体管的栅极和地之间，用于实施保持阶段。

可以提供电流源用于驱动电流通过控制晶体管。这是用于对该电路中的各种晶体管的电压电平(具体地，栅-源电压)进行设置以实现主晶体管上的所需栅极电压。

可以将第二保持晶体管设置在节点和地之间，并且与保持晶体管同步地切换。这意味着对第一和第二示例隐含的原理进行了有效地组合。因此，可以在仍然实现跟踪和保持阶段之间的良好转变速度以及较低电荷注入的同时，减小(第二晶体管中)在保持阶段的电流消耗。

优选地，第二组电压具有至少等于最大输入电压、电压阶梯和第一电流源晶体管的饱和电压之和的电压摆幅。这样，可以通过使用合适的缓冲电路来承受所需的最大输入电压。

在另一方面，提出了一种控制跟踪保持电路的方法，所述跟踪保持电路包括该电路的输入和输出之间的主晶体管，并且所述跟踪保持电路是由第一组电压轨供电的集成电路的一部分，

其中，所述方法包括使用缓冲电路产生用于在跟踪阶段导通主晶体管的栅极电压，其中控制缓冲电路以基于跟踪保持电路的输入或输出电压以及电压阶梯来得出栅极电压，其中通过第二组电压轨向缓冲电路供电，第二组电压轨具有比第一组电压轨大的电压摆幅。

附图说明

现在将参考附图详细描述本发明的示例，其中：

图1按照简化形式示出了第一已知跟踪保持电路；

图2示出了使用自举原理的第二已知跟踪保持电路；

图3示意性示出了本发明的电路隐含的一般概念；

图4示出了根据本发明第一示例的跟踪保持电路的两个版本；

图5示出了根据本发明第二示例的跟踪保持电路的两个版本；

图6示出了根据本发明第三示例的跟踪保持电路的两个版本；以及

图7示意性地示出了可以使用本发明的跟踪保持电路的两个示例电路。

具体实施方式

本发明提出了一种跟踪保持电路，其中主(直通门)晶体管的栅极电压由缓冲电路提供，该缓冲器电路由主晶体管的电路之外的不同电压源供电。

本发明提出了一种用于跟踪保持或多路复用器电路的公知自举技术的替代实施方式，并且当电压比携带其他跟踪保持电路部件的数字IC的电源电压高的模拟电源可用时特别适合。因此，在电压高于数字内核电源的模拟电源可用时，本发明特别适用。这通常是数字内核电源(Vddcore)非常低(例如1.0V、1.2V、1.8V)的现代技术的情况。输入和输出电路使用较高电压电源用于输入和输出焊盘(例如，2.5V、3.3V)。

使用本发明所蕴含的原理，不再需要复杂的大面积自举电路来产生、存储和传输主晶体管所要求的栅极-源极(Vgson)电压。代替地，可以使用由最高可用电源供电的缓冲器来产生栅极电压Vgson。

图3示意性示出了本发明的电路的第一示例。

主晶体管10和输出电容器12与已知电路中的相同。例如，可以将主晶体管实现为高性能晶体管(即，薄氧化物、低电压、最小栅极长度)。这种晶体管提供针对最小寄生电容的最小Ron。这些晶体管可以形成于混合模拟数字IC的模拟部分中。

将输入电压提供给缓冲器B1，缓冲器B1提供直通门晶体管10的栅极电压。开关结构选择性地在跟踪模式将栅极耦合至缓冲器输出(使用跟踪开关swt)，或者在保持阶段耦合至地(使用保持开关swh)。将相应的开关时钟信号示出为ckt和ckh。

缓冲器B1基于输入信号Vin产生栅极电压Vgson。

缓冲器可以总是激活的，或者可以使用开关接通/关断，例如可以在保持模式时关断。

在跟踪阶段期间，缓冲器B1是激活的，跟踪开关swt接通、且保持开关swh关断。通过缓冲器B1将栅极电压上拉至Vg＝Vin+Vgson，因此主晶体管接通、并且输出节点与输入节点相连。

在保持阶段，跟踪开关swt关断且保持开关swh接通，将主晶体管10的栅极下拉至地，因此直通门关断，并且输出节点Vout从输入信号Vin断开。

可以通过数字内核电源控制开关swh，而不需要转换至更高的供电电压域。对于开关swt并非总是这种情况。

开关swt可以由PMOS晶体管构成，因此可能发生泄漏，在电路设计时需要考虑这种因素。

所要求的开关电压依赖于最大输入信号、最小数字内核电源、晶体管的阈值电压以及可接受的泄漏电流。当Vinmax-Vthpmos＞Vddcore时发生泄漏。

如果可以没有任何问题地将缓冲器B1输出与地短接，则可以去掉跟踪开关swt。因此，对于开关swt的需要依赖于实施缓冲器B1的方式。如果没有开关swt，在保持阶段期间主开关的栅极没有与缓冲器隔离，因此也需要将缓冲器的输出拉低(短接至地)。这可能导致较高的电流，并且B1应该被设计为应对这种电流。

解决这种问题的方案是在保持阶段期间关断缓冲器B1的输出级；这可以通过由信号ckb提供时钟的图3所示开关来实现。例如，这些开关可以控制缓冲器B1的偏置电路。这实现了保持阶段期间的功率节省，并且适用于与采样阶段相比保持阶段的持续时间较长的情况(例如，对许多周期中的一个周期进行采样的交织ADC的情况)。

控制信号swb也可以用于在从保持阶段切换至跟踪阶段时预设(重启或者预举)缓冲器B1。这提供了预加载功能以获得从保持阶段切换至跟踪阶段的时间。

图4示出了第一实施方式的两个示例，其中不要求跟踪开关swt。

通过在缓冲器电源电压46和地之间串联(即，漏-源沟道串联)的两个晶体管40、42实现缓冲器B1。第一晶体管40是电流源晶体管，而第二晶体管42是源极跟随器晶体管。

对电流进行调节以便使得第二晶体管42产生目标栅-源电压。如果晶体管40和42是相同设计的部件，那么在跟踪阶段Vgs(40)＝Vgs(42)＝Vgson。

晶体管之间的节点14是缓冲器输出。

缓冲器电源电压46需要足够高，以处理最大输入电压加上源极跟随器晶体管42的栅-源电压Vgson加上电流源晶体管40的饱和漏-源电压。

对晶体管40的栅极电压进行调节以提供电流，所述电流将使得源极跟随器晶体管42的栅-源电压等于Vsgon的目标值。

在图4中将两个晶体管40、42都示出为p-型，而主晶体管是n-型。

保持开关(图3的swh)示出为44，并且也可以实现为晶体管。

在图4a中，缓冲器在输出侧，使得通过输出电压限定了源极跟随器晶体管的栅极电压，并且主晶体管栅极具有作为相对于输出电压的电压阶梯而施加的电压。在图4b中，缓冲器在输入侧，使得通过输入电压限定了源极跟随器晶体管的栅极电压，并且主晶体管栅极具有作为相对于输入电压的电压阶梯而施加的电压。

在这两种情况下，在电流源晶体管40的栅极-源极上施加电压Vgson，以引起固定的电流流动。

在跟踪阶段期间，开关44关断，并且如果晶体管40和42相同，则电压Vgson在主晶体管10的栅极-源极上复制。具体地，因为两个缓冲器晶体管通过相同的电流，它们将稳定到相同的栅-源电压，该栅-源电压复制在主晶体管上。然而，晶体管40、42相同并非是必要的。

在保持阶段期间，恒定的电流通过开关44从晶体管40流到地。开关44将晶体管40和42之间的节点14的电压下拉，从而将晶体管42截止。

开关44可以使用数字内核电源域来控制，而不需要进行任何转换，并且可以由薄氧化物MOS构成，只要其与另一晶体管堆叠以避免任意可靠性问题和/或击穿问题。这种堆叠也使得能够实现在主晶体管的栅极处具有较低寄生电容的大尺寸MOS开关44。

将主晶体管10的栅极处的寄生电容保持尽可能低具有益处：

-采样定时精度更好，因为跟踪到保持的转变更快；以及

-线性度更好，因为栅极电压更精确地跟随输入电压Vin。

从电流源晶体管40流出的电流确定从保持阶段到跟踪阶段的转变速度；更高的电流导致更快的转变。保持开关44确定从跟踪阶段到保持阶段的转变速度；开关的更高驱动能力导致更快的转变。

源极跟随器晶体管42的栅-源寄生电容起到重要的作用；该栅-源寄生电容取决于对输入的电荷注入、保持/跟踪和跟踪/保持转变速度以及线性度之间的折衷。高的电容值使得栅极电压能够更精确地复制输入电压Vin，但是代价是转变速度和对输入Vin的电荷注入。

本发明的电路避免了对于更复杂自举电路的需要。主晶体管10在跟踪阶段期间工作于恒定的栅-源电压，因此获得了良好的线性度，并且可以使用对输入的电荷注入低的小尺寸晶体管。

不存在控制信号转变，因此可以实现良好的定时精度和良好的转变速度。存在从输入到直通门晶体管的栅极的高带宽。

需要高电压源，具体地大于Vinmax+Vgson+Vsat(40)(其中Vsat(40)是电流源晶体管(40)的源-漏饱和电压)。

图4a的电路以较低线性度为代价提供更好的输入输出隔离，因为从输入到直通门晶体管的栅极的带宽较低。

图5示出了第二实施方式的两个示例。

代替在电流源和源极跟随器晶体管40、42之间的节点14直接耦合至主晶体管10的栅极，节点14控制另外的电路，该另外的电路包括主晶体管10的栅极和地之间的晶体管(如先前的示例中那样)以及两个另外的晶体管52、50。

三个晶体管52、50和44串联在缓冲器高电源轨46和地之间。

已经增加了晶体管52以便将主晶体管10的栅极信号与输入相隔离。缓冲器输出与晶体管52的栅极相连。

源极跟随器晶体管42不再进行导通和截止切换，使得在跟踪至保持转变期间以及保持至跟踪转变期间对输入的电荷注入降低。在图4的电路中，因为晶体管42进行导通和截止切换，存在对输入的电荷注入。

供应给电流源晶体管40的栅-源电压同样在晶体管42中复制，使得将节点14同样升高为比输出电压高出该量。主晶体管10的栅极电压Vg是Vout+Vgson-Vthreshold(52)，因此应该调节Vgs(40)以便产生Vgs(42)＝Vgson+Vthreshold(52)。

晶体管50是可选的，并且如果使用薄氧化物制造晶体管44则提供改进的可靠性。

电流源Idc确定在跟踪阶段期间流过晶体管50和52的电流。当保持开关44关断时，电流源拉动电流通过晶体管50、52。这保持了晶体管52导通，使得当传递电流Idc时，从缓冲器输出14和晶体管52的栅-源电压得出主晶体管的栅极上的电压。向电流源晶体管40施加的电压同样复制到主晶体管(Vgson＝Vgs(42))

如果没有电流源Idc，则在跟踪阶段期间将没有电流流过晶体管50和52。如果没有任何电流，晶体管52将不会正确地将栅源电压Vgson传递到主晶体管。此外，当主晶体管10的栅极电压增加时，晶体管50将慢慢截止。因此，主晶体管10的栅极电压达到稳态将花费一定时间。因此，电流源Idc确保了足够的带宽来向主晶体管10施加栅源电压，以及足够的速度来上拉节点14。

这种配置也可以用于晶体管52的任意其他阈值电压，但是以较高的电源电压为代价。然后对晶体管42和52的栅源电压进行调节，使得Vgson(52)+Vgson(42)＝Vgson。

对电流源和晶体管52进行偏置，以便提供从输入到主晶体管10的栅极的足够带宽。

同样，dc电流保证了晶体管50总是导通，使得跟踪至保持的转变更快。

与图4的实施方式相比：

-对输入的电荷注入较低；

-在保持模式下从输入到存储电容器的隔离得到改进；以及

-因为没有限制晶体管52的电流，保持至跟踪的转变更快。

然而，因为晶体管52向地传递电流，在保持阶段期间存在附加的电流消耗。

如同图4a和图4b，可以交换输入和输出，如图5b所示。

图6a和6b示出了对图4和图5的电路的操作原理进行组合的实施例。这提供了电荷注入和隔离之间的折衷。此外，其增加了在保持阶段期间晶体管52不消耗附加电流的优势。

在图6的电路中，除了图5的部件之外，存在利用两个串联晶体管从节点14至地的路径。

通过数字内核电压导通第二晶体管50’，并且与第一保持开关44同步地控制第二保持开关44’。这种并联的分支意味着在保持阶段期间将第二晶体管42截止，但是通过主分支52、50、44仍然改进了转变速度，所述主分支确定了主晶体管10的开关速度。

因为电流源Idc代替地使得能够将主晶体管的栅极拉至地，也可以在保持阶段期间截止电流源晶体管40。代价是在跟踪阶段期间将花费更多的时间来完全导通。

可以通过对两个跟踪保持电路进行组合并且共享公共的电路元件来实现多路复用器电路。这特别适于图4a、5a和6a的示例，其中缓冲器与输出侧相连。

图4a的示例具有相对高的速度、一些注入以及中等程度的隔离，但是以功率为代价。

图6a的示例具有相对低的速度，但是具有高隔离、低注入和低功耗。

图5a的示例是图4a和图6a的设计之间的折衷。

在不同的配置中，可以共享开关44，使得实现在从跟踪阶段到保持阶段转变时匹配的电荷注入。

对于不同的实施方式，处理正信号和负信号的两个跟踪保持电路实际上同时从跟踪切换至保持。这是通过设计可管理的，使得时钟路径尽可能公共。例如，晶体管44可以是公共的。

在交织ADC的更一般情况下，其中每一个ADC单元具有其自己的跟踪保持电路，结合采样时间判决发生相同的问题；优选地，所有采样时间应该是等距的。这种情况可以通过某种校准机制或者设计来管理。同样，可以在所有跟踪保持电路之间尽可能多地共享时钟树。例如，如果存在许多跟踪保持电路需要实现定时匹配，可以在所有的跟踪保持电路之间共享晶体管44，并且对于每一个跟踪保持电路，可以使用并行的附加晶体管，可以使用该附加晶体管在所有其他时钟周期期间强制处于保持阶段。

可以向主晶体管10的栅极添加预载电路，以帮助从保持阶段切换至跟踪阶段。为了实现预载，一电路模块可以与节点14相连，并且通过时钟来控制。预载模块的目的是为了在从保持到跟踪阶段的转变期间帮助上拉节点14。

本发明对于高速、高性能模数转换器或者全谱接收机(FSR)特别有利。

在一些已知实施方式中，也使用缓冲器来驱动主晶体管的体电压，以便防止加载输入。在这些情况下，避免了根据输入信号的阈值调制，并且改进了线性度。在上述电路中可以使用同样的方法。

在所示电路中，示出了NMOS和PMOS晶体管的各种组合。可以将晶体管都实现为CMOS晶体管，但是可以使用其他技术。例如，可以基于BiCmos技术实现电路。晶体管50和/或52可以是NPN晶体管。如果高性能PNP器件可用，则晶体管42也可以是PNP器件。

晶体管40、42可以利用分离部件来实现，或者完全集成。

作为示例，高电压轨46的电压可以是约2.5V(即，大于2V)，Vgson可以是约1V，而数字内核电源可以是约1.2V(即，小于2V)。可以使用65nm工艺，并且输入电压可以是约400mV+/-300mV。

可以在使用跟踪保持功能的任意电路中使用本发明。

作为示例，图7a示出了多路复用器电路。一组(模拟)输入通过相应的跟踪保持电路耦合至多路复用器元件70。通过采样使能线来控制跟踪保持电路。在通道选择线的控制下，跟踪保持电路在多路复用器扫描其通道的同时保持对于多路复用器的信号。例如，该电路可以用于在多路复用器元件的输出处使用共享的A/D转换器来实现一组模拟输入的A/D转换。

在图7a中，跟踪保持电路每一个均可以是如上所述的完整电路。然而，可以代替地从每一个跟踪保持电路模块中去掉缓冲器，并且可以使用单个缓冲电路，例如在多路复用器的输出处，按照如图4a所示的相同方式，其中缓冲器连接在输出侧。在这种情况下，针对跟踪和保持两个阶段来切换跟踪和保持模块。在这种限制下，每一个跟踪和保持模块可以只包括主晶体管和控制开关swt、swh。

图7b示出了单通道A/D转换器，其中在进行转换处理的同时通过跟踪保持电路保持对于转换器的输入。

本领域普通技术人员在实践所要求保护的发明时，根据对于附图、公开和所附权利要求的研究，可以理解和实现所公开实施例的其他变化。在权利要求中，词语“包括”不排除其他元件或步骤，并且不定冠词“一(个)”不排除多个。在相互不同的从属权利要求中记载特定措施的事实并不表示不能有利地使用这些措施的组合。权利要求中的任意附图标记不应该解释为限制范围。

Claims

1.一种跟踪保持电路，包括：

所述跟踪保持电路的输入和输出之间的主晶体管(10)，其中主晶体管(10)是由第一组电压轨供电的集成电路的一部分，所述第一组电压轨形成数字内核电源；

存储电容器(12)，用于在主晶体管(10)截止的保持阶段期间存储输出电压；

其特征在于所述跟踪保持电路包括：

缓冲电路(B1)，用于在跟踪阶段期间产生使主晶体管(10)导通的栅极电压，其中所述缓冲电路适用于基于所述跟踪保持电路的输入或输出电压和相对于输入电压或输出电压的电压阶梯来得出栅极电压，其中通过第二组电压轨(46)向所述缓冲电路供电，所述第二组电压轨形成模拟电源，并且具有比第一组电压轨大的电压摆幅。

2.根据权利要求1所述的跟踪保持电路，其中缓冲电路(B1)包括在第二组电压轨之间串联的第一电流源晶体管(40)和第二晶体管(42)，其中第一和第二晶体管之间的节点(14)控制主晶体管(10)的栅极电压。

3.根据权利要求2所述的跟踪保持电路，其中第一晶体管(40)的栅-源电压从第二组高电压轨(46)得出，且第二晶体管(42)的栅极与输入或输出相连。

4.根据权利要求3所述的跟踪保持电路，其中第一和第二晶体管之间的节点(14)与主晶体管(10)的栅极相连。

5.根据权利要求4所述的跟踪保持电路，还包括主晶体管(10)的栅极和地之间的保持晶体管(44)，用于实现保持阶段。

6.根据权利要求3所述的跟踪保持电路，其中第一和第二晶体管(40，42)之间的节点(14)与控制晶体管(52)的栅极相连，其中所述控制晶体管(52)连接在第二组电压轨的电压轨(46)与主晶体管(10)的栅极之间。

7.根据权利要求6所述的跟踪保持电路，还包括主晶体管(10)的栅极和地之间的保持晶体管(44)，用于实现保持阶段。

8.根据权利要求7所述的跟踪保持电路，还包括电流源(Idc)，用于驱动电流通过控制晶体管(52)。

9.根据权利要求6、7或8所述的跟踪保持电路，还包括在所述节点(14)和地之间的第二保持晶体管(44’)，并且第二保持晶体管(44’)与保持晶体管(44)同步地切换。

10.根据权利要求2至9中任一项所述的跟踪保持电路，其中第二组电压具有至少等于最大输入电压、所述电压阶梯和第一电流源晶体管的饱和电压之和的电压摆幅。

11.一种模数转换器电路，包括：根据任一前述权利要求所述的跟踪保持电路；以及所述跟踪保持电路的输出侧处的转换电路。

12.一种多路复用器电路，包括多路复用器元件和多个跟踪保持电路，每一个跟踪保持电路是根据权利要求1至10中任一项所述的跟踪保持电路，并且每一个跟踪保持电路在相应的信号输入和所述多路复用器元件之间。

13.一种控制跟踪保持电路的方法，所述跟踪保持电路包括该电路的输入和输出之间的主晶体管(10)，并且所述跟踪保持电路是由第一组电压轨供电的集成电路的一部分，所述第一组电压轨形成数字内核电源，

其中，所述方法包括在跟踪阶段产生用于导通主晶体管(10)的栅极电压，

其特征在于使用缓冲电路(B1)产生所述栅极电压，其中控制所述缓冲电路以基于所述电路的输入或输出电压以及相对于输入电压或输出电压的电压阶梯来得出栅极电压，其中通过第二组电压轨向所述缓冲电路供电，所述第二组电压轨形成模拟电源，并且具有比第一组电压轨大的电压摆幅。

14.根据权利要求13所述的方法，其中在多路复用器电路或模数转换电路中使用所述跟踪保持电路。