CN103259702B - 包括总线的系统和经由总线系统传输数据的方法 - Google Patents

Abstract

本发明涉及包括总线的系统以及经由总线系统传输数据的方法。根据实施方式，经由总线系统传输数据的方法包括：故意延迟数据的传输。由故意延迟数据的传输导致的故意延迟可以被选择为占有随机延迟差的绝大部分。

Description

包括总线的系统和经由总线系统传输数据的方法

技术领域

本发明总体上涉及电气或电子系统，更具体地，涉及包括总线的系统以及经由总线系统传输数据的方法。

背景技术

在电气或电子系统中，各种单独系统模块（例如各种电子/电气组件、各种电子/电气部件（例如，诸如集成电路的各种半导体部件）等）、合为一体并设置在相同部件或集成电路中的各种子部件等经由诸如总线系统的传输介质进行通信。

总线系统可以包括一条或多条传输线。总线系统可以被几个（具体地）两个以上模块/部件/元件共同地使用。

许多常规总线系统包括若干个分系统，例如由一条或多条数据线构成的数据总线；和/或由一条或多条地址线构成的地址总线；和/或由一条或多条控制线构成的控制总线等。

与此相比，其他总线系统具有简单得多的构造。例如，所谓的IBCB总线（IBCB=区块间通信总线）通常仅包括两条传输线来连接两个不同的模块/部件/元件。

相对简单的总线系统的其他示例是一般仅包括两条或三条线（例如，CAN_HIGH、CAN_LOW和可选的CAN_GND（接地））的CAN总线（CAN=控制器区域网）总线、一般仅包括一条单独传输线的LIN（LIN=局域互连网络）总线等。

在常规系统中，在许多情况下，各种模块/部件/元件经由各种总线连接成链状结构。例如，第一部件经第一总线连接到第二部件，第二部件经第二总线连接到第三部件，第三部件经第三总线连接到第四部件，等等。因此，例如逻辑“1”（或对应地，逻辑“0”）可以首先从第一部件经第一总线传输到第二部件，然后从第二部件经第二总线传输到第三部件，然后从第三部件经第三总线传输到第四部件，等等。

然而在各个部件中存在由这样的链状结构中的相应部件导致的延迟，而部件的延迟可以根据是传输例如逻辑“1”还逻辑“0”，和/或是具有例如正电平还是负电平位移等而不同。这样的延迟差例如可以根据温度、电源电压、各个部件之间的固有差别等而不同，并因此是不可预测的。

如果在链状结构中连接的部件数目相对高，那么这样的延迟差可以总计为最大总可能延迟差接近个别符号的长度（例如，被传输的逻辑“1”的长度和/或被传输的逻辑“0”的长度）。这限制符号的最小可能长度，并因此限制最大可能数据速率。

为这些和其他原因，需要一种包括总线的改进系统以及经由总线系统传输数据的改进方法。

发明内容

根据本发明的一个实施方式，提供一种经由总线系统传输数据的方法，所述方法包括：故意延迟数据的传输。

其中，由故意延迟数据的传输产生的故意延迟被选择为主导随机延迟差。

其中，该方法进一步包括：故意延迟逻辑“1”的传输，但不故意延迟逻辑“0”的传输。

其中，故意延迟逻辑“1”的传输包括故意延迟所传输的逻辑“1”的上升沿，但不故意延迟所传输的逻辑“1”的下降沿。

其中，故意延迟逻辑“1”的传输包括故意延迟所传输的逻辑“1”的下降沿，但不故意延迟所传输的逻辑“1”的上升沿。

其中，该方法包括：故意延迟逻辑“0”的传输，但不故意延迟逻辑“1”的传输。

其中，故意延迟逻辑“0”的传输包括故意延迟所传输的逻辑“0”的下降沿，但不故意延迟所传输的逻辑“0”的上升沿。

其中，故意延迟逻辑“0”的传输包括故意延迟所传输的逻辑“0”的上升沿，但不故意延迟所传输的逻辑“0”的下降沿。

其中，所述总线系统将多个模块/部件/元件连接成链状结构，所述方法包括：将所述数据从一个模块/部件/元件通过模块/部件/元件的所述链传输到其他模块/部件/元件。

根据本发明的另一个实施方式，提供一种包括总线的系统，所述系统进一步包括用于故意延迟数据的传输的装置。

其中，由所述装置产生的所述故意延迟被选择为主导随机延迟差。

其中，该系统包括由所述总线系统连接成链状结构的多个模块/部件/元件。

其中，所述模块/部件/元件中的每个都包括集成电路。

其中，所述总线包括区块间通信总线。

其中，所述装置用于故意延迟逻辑“1”和/或逻辑“0”的传输。

其中，所述装置用于故意延迟所述逻辑“1”和/或所述逻辑“0”的上升沿和/或下降沿。

根据本发明的又一实施方式，提供一种装置，所述装置被配置为故意延迟数据的传输，以使得故意延迟主导在所述数据的传输期间发生的随机延迟差。

根据本发明的再一实施方式，提供一种交通工具，包括：连接成链状结构的多个模块/部件/元件；以及被配置为将通过由模块/部件/元件组成的链进行的数据传输故意延迟。

其中，该交通工具包括：包括多个电池单元/电池单元块的电池，所述多个模块/部件/元件被配置为监控所述多个电池单元/电池单元块。

根据本发明的另一实施方式，提供一种包括总线的系统，所述系统包括用于故意延迟逻辑“1”和/或逻辑“0”的传输的装置。

附图说明

附图被包括用于提供对本发明的进一步理解，并且结合于本说明书并构成本说明书的一部分。附图示出了本发明的实施方式，并与描述一起用来解释本发明的原理。由于通过参考以下的详细描述，本发明的其他实施方式和本发明的预期优点中的许多变得能够被更好地理解，因此容易想到本发明的其他实施方式以及其他许多优点。

图1示出包括总线的示例电子/电气系统的示意结构，在该结构中可以采用根据本发明实施方式的传输数据的方法；

图2示意示出在具有连接成链状结构的各种集成电路的常规系统中会出现的符号长度差；

图3示意示出根据本发明实施方式的在具有形成为链状结构的各种集成电路的系统中会出现的符号长度；

图4示意示出根据本发明实施方式的逻辑“1”特别是其上升沿的故意延迟；

图5A示意示出根据本发明实施方式的传输一连串数据的示例，其中故意延迟“逻辑1”特别是其上升沿的传输；

图5B示意示出根据本发明实施方式的传输一连串数据的另一示例，其中故意延迟“逻辑1”的传输。

具体实施方式

在以下详细描述中，参考构成其一部分的附图，并且在附图中，以可以实践本发明的示意性特定实施例的方式示出。将理解到，在不背离本发明的范围的前提下，可以利用其他实施方式以及做出结构或其他的改变。因此，以下详细描述并不认为是限制意义的，并且本发明的保护范围由所附权利要求限定。

图1示出包括总线的示例电子/电气系统的示意结构，在该结构中，可以采用根据本发明实施方式的传输数据的方法。

如在图1中示出，系统1包括多个模块/部件/元件1a、1b、1c、1d，其经由多条总线2a、2b、2c、2d连接成链状结构。

部件1a、1b、1c、1d可以例如是或包括半导体部件（例如集成电路1a、1b、1c、1d、相应的ASIC（ASIC=特定用途集成电路）、微处理器、微控制器等）；或任何其他类型的集成电路或包括集成电路的部件。具体地，该部件可以是或包括单独的BALI ASIC（BALI=用于锂离子电池的电池管理）1a、1b、1c、1d等。

可替换地，系统1可以是例如单个集成电路芯片，其包括合为一体并设置在相同的单个集成电路芯片1中的各个子部件1a、1b、1c、1d，单个集成电路芯片1的各个子部件/元件1a、1b、1c、1d经由多个芯片内部总线2a、2b、2c、2d连接成链状结构。

优选地，系统1包括经由上述的总线2a、2b、2c、2d连接成上述的链状结构的相对高数目的模块/部件/元件1a、1b、1c、1d，例如多于两个，特别是多于五个或十个或二十个模块/部件/元件1a、1b、1c、1d，例如多于五个或十个或二十个单独的集成电路（或单个集成电路的子部件）。

总线2a、2b、2c、2d中的每条例如可以包括两条单独的传输线12a、12b（如在图1中示出），数据可以经由传输线12a、12b例如以差分形式传输。可替换地，每条总线可以例如仅包括一条单独传输线，或多于两条（例如三条）或多于三条的传输线。

例如，总线2a、2b、2c、2d可以是单独的IBCB总线（IBCB=区块间通信总线）、或任何种类的总线（例如，单独的CAN总线（CAN=控制器区域网）、LIN总线（LIN=局域互连网络）或类似总线等）。

上述的系统1例如可以在交通工具（例如汽车、飞机、直升机、摩托车等）中使用，特别是在包括电动机（和/或内燃机）的汽车中使用。

例如，系统1可以用来控制电池，例如设置在电动交通工具中的电池，或设置在例如上述提到的交通工具中的任一个中的任何其他电池。

在电池中，若干电池单元（例如单独的锂离子电池单元或任何其他种类的电池单元）可以串联连接。电池单元的串联连接可以获得总电压高于十伏、优选高于一百伏、两百伏或五百伏的电池。

系统1的上述模块/部件/元件1a、1b、1c、1d中的每个，例如上述集成电路/ASIC1a、1b、1c、1d中的每个都可以用来监控和/或控制上述电池单元中的不同模块/部件/元件；和/或电池单元/电池模块的不同区块，电池单元/电池模块的每个区块都包括电池单元的若干个不同的模块/部件/元件。

例如，上述集成电路1a、1b、1c、1d中的第一集成电路/ASIC1a可以用来监控和/或控制第一电池单元和/或第一电池模块，上述集成电路1a、1b、1c、1d中的第二集成电路/ASIC1b可以用来监控和/或控制第二电池单元和/或第二电池模块，上述集成电路1a、1b、1c、1d中的第三集成电路/ASIC1c可以用来监控和/或控制第三电池单元和/或第三电池模块，上述集成电路1a、1b、1c、1d中的第四集成电路/ASIC1d可以用来监控和/或控制第四电池单元和/或第四电池模块，等等。

由此，例如各个集成电路1a、1b、1c、1d可以检测到装载于与相应的集成电路1a、1b、1c、1d相关联的各个电池单元/电池单元区块中的电荷。与此可替换地或另外地，借助于各个集成电路1a、1b、1c、1d，可以控制对装载于各个电池单元/电池单元区块中的电荷的适当反应。例如，通过使用各个集成电路1a、1b、1c、1d，单个关联电池单元和/或电池单元的关联区块可以放电（被动平衡）。进一步地，通过使用各个集成电路1a、1b、1c、1d，电荷可以在单个电池单元和/或电池单元的不同区块之间传输（主动平衡）。

上述的总线2a、2b、2c、2d例如可以用来将与所检测到的装载在与集成电路1a、1b、1c、1d中的相应一个关联的相应电池单元/电池单元区块中的电荷有关的数据；或任何其他类型的数据从各个集成电路1a、1b、1c、1d传输到中央微处理器或微控制器（未示出）（例如相应的电池管理监督控制器），和/或传输到上述集成电路1a、1b、1c、1d中的其他集成电路，和/或反之亦然（例如，从中央微处理器或微控制器/电池管理监督控制器传输到上述集成电路1a、1b、1c、1d）。上述的中央微处理器或微控制器/电池管理监督控制器例如可以与第一（或最后）集成电路连接在上述集成电路1a、1b、1c、1d的链状结构中（例如经SPI（SPI=串行外围接口））。上述中央微处理器或微控制器/电池管理监督控制器进而可以例如经相应的CAN总线（CAN=控制器区域网）或任何其他类型的数据连接而连接到交通工具的主控制装置。

系统1的上述模块/部件/元件1a、1b、1c、1d中的每个（例如上述集成电路/ASIC1a、1b、1c、1d中的每个）都可以包括第一接口（例如低侧接口（LS接口））11a、第二接口（例如高侧接口（HS接口11b）），并可选地包括连接于LS接口11a和HS接口11b之间的电平位移器。每个电平位移器都可以与各个集成电路/ASIC1a、1b、1c、1d的相应附加逻辑电路连接。

因此，例如逻辑“1”（或对应的，逻辑“0”）可以例如从集成电路/ASIC1a（具体地，其相应的高侧接口（HS接口）11b）经总线2a传输到集成电路/ASIC1b（具体地，其相应的低侧接口（LS接口））。通过集成电路/ASIC1b的电平位移器，已接收的逻辑“1”（或已接收的逻辑“0”）从ASIC1a的电压域位移到ASIC1b的电压域。然后，经电压位移的已接收逻辑“1”（或逻辑“0”）可以例如从集成电路/ASIC1b（具体地，其相应的高侧接口（HS接口））经总线2b传输到集成电路/ASIC1c（具体地，其相应的低侧接口（LS接口））。

此后，通过集成电路/ASIC1c的电平位移器，已接收的逻辑“1”（或已接收的逻辑“0”）从ASIC1b的电压域位移到ASIC1c的电压域。然后，经电压位移的已接收逻辑“1”（或逻辑“0”）可以例如从集成电路/ASIC1c（具体地，其相应的高侧接口（HS接口））经总线2c传输到集成电路/ASIC1d（具体地，其相应的低侧接口（LS接口））。通过集成电路/ASIC1d的电平位移器，已接收的逻辑“1”（或已接收的逻辑“0”）从ASIC1c的电压域位移到ASIC1d的电压域，并然后从集成电路/ASIC1d（具体地，其相应的高侧接口（HS接口））经总线2d传输到链中的下一个ASIC，等等。

各个集成电路/ASIC1a、1b、1c、1d（具体地，上述的电平位移器中的每个）可以使数据信号（例如上述的逻辑“1”或逻辑“0”）的电平移动例如相对高的电压量，例如在1V和200V之间，具体地在5V和100V之间或在10V和80V之间，例如高达60V。

因此，总线2a、2b、2c、2d可以视作共同形成总线系统，其中，分离的总线2a、2b、2c、2d相互电流去耦。

另外，在一些实施方式中，由上述的总线2a、2b、2c、2d中相应的一个提供的、在上述集成电路/ASIC中的两个不同集成电路/ASIC的相应HS和LS接口之间的电流连接（例如，由总线2a提供的在集成电路/ASIC1a的HS接口11b和集成电路/ASIC1b的LS接口之间的电流连接，等等）可以由电容器的相应串联连接截断。

在传输上述信号时，由上述链中的上述集成电路/ASIC1a、1b、1c、1d引起的延迟可以根据是传输例如逻辑“1”还逻辑“0”，和/或是具有例如正电平位移还是负电平位移等而不同。这样的延迟差例如可以根据温度、电源电压、各个部件之间的固有差异而不同，即是随机的延迟差。例如，由上述链中的各个集成电路/ASIC1a、1b、1c、1d导致的延迟可以在+/-25ns的范围内，即最大随机延迟差可以例如是约50ns。

在常规系统中，如在图2中示出，在通过上述链传输数据时，这样的延迟差可以总计为最大总可能延迟差接近个别符号的长度（例如，被传输逻辑“1”的长度和/或被传输逻辑“0”的长度）。

例如，在常规系统中，如在图2中示出，第一集成电路在其LS接口接收的逻辑“1”（或对应的逻辑“0”）可以例如包括符号长度T。然后，已接收的逻辑“1”可以从第一集成电路的HS接口传输到第二集成电路的LS接口。然而，由于例如上述的延迟差，如在图2中示出，由第一集成电路传输的逻辑“1”可以包括不同于原符号长度T的符号长度T'。此后，在第二集成电路的LS接口接收的逻辑“1”可以例如从第二集成电路的HS接口传输到第三集成电路的LS接口。然而，由于例如上述的延迟差，如在图2中示出，由第二集成电路传输的逻辑“1”可以包括不同于上述符号长度T'，并甚至更不同于原符号长度T的符号长度T''。此后，在第三集成电路的LS接口接收的逻辑“1”可以例如从第三集成电路的HS接口传输到第四集成电路的LS接口。然而，由于例如上述延迟差，如在图2中示出，由第三集成电路传输的逻辑“1”可以包括不同于上述的符号长度T''、更不同于上述符号长度T'，并甚至更不同于原符号长度T的符号长度T'''，等等。

为了克服常规系统的该缺陷和其他缺陷，根据本发明的实施方式，并如在例如图4、图5A和图5B中所示，并如在下面进一步详细描述，由图1中示出的系统1的模块/部件/元件1a、1b、1c、1d的上述链中的数据的初始发送者采用特定的故意延迟d。

具体地，上述链中的数据初始发送者（例如，上述集成电路1a、1b、1c、1d、上述中央微处理器或微控制器等中的一个）故意延迟逻辑“1”的（初始）传输（延迟d）。然而，进而地并如在图4、图5A和图5B中示出，逻辑“0”的（初始）传输不延迟。延迟d例如可以由在相应的（初始发送）模块/部件/元件/集成电路1a、1b、1c、1d中的相应延迟元件11促成，或以任何其他合适方式促成。

如在图4、图5A和图5B中示出，数据的初始发送者（例如，上述集成电路1a、1b、1c、1d中的一个）例如可以仅故意延迟相应的（初始传输的）逻辑“1”的上升沿，而可以不延迟相应的（初始传输的）逻辑“1”的下降沿。因此，在初始传输逻辑“1”时，相应的集成电路1a、1b、1c、1d例如改变相应总线2a、2b、2c、2d的各条传输线/多条传输线12a、12b的电平不在时间点t0，而代替地仅在时间点t0延迟上述的预定延迟d之后，即在时间点t1（见于图5A、5B）。在逻辑“1”之后传输逻辑“0”时，在没有延迟的情况下在时间点t2改回相应总线2a、2b、2c、2d的传输线/多条传输线12a、12b的电平，即如在图5A中示出。因此，由于延迟上升沿，因此上述逻辑“1”的符号长度短于标准符号长度T0，即仅是T1（见于图4、图5A、图5B）。

根据其他不同实施方式（未示出），模块/部件/元件/集成电路1a、1b、1c、1d等的上述链中的数据初始发送者可以采用相反原理，即例如可以故意延迟逻辑“0”的传输（延迟d），但进而可以不延迟逻辑“1”的传输。由此，例如数据初始发送者（例如，上述集成电路1a、1b、1c、1d中的一个）例如可以仅故意延迟相应逻辑“0”的下降沿，而可以不延迟相应逻辑“1”的上升沿。因此，由于延迟下降沿，因此这样的逻辑“0”的符号长度短于标准符号长度T0，例如仅是T1。

回到在图4、图5A、图5B中示出的示例，在延迟逻辑“1”的所述（初始）传输，但不延迟逻辑“0”的（初始）传输的情况下：如果在传输逻辑“1”之后传输逻辑“0”，并然后传输另一（第二）逻辑“0”，如在图5A中示出，则这些逻辑“0”中的第一个的符号长度相当于标准符号长度T0（由于在上述逻辑“1”之后传输的这些逻辑“0”中的第一个从上述时间点t2持续到时间点t3）。如果在这些逻辑“0”中的第二个之后再次传输逻辑“1”，如在图5A中示出，那么相应的集成电路1a、1b、1c、1d例如改变相应总线2a、2b、2c、2d的相应传输线/多条传输线12a、12b的电平不在时间点t4，而是代替地仅在时间点t4延迟上述的预定延迟d之后，的时间点t5（见于图5A）。因此，如在图5A中可见，可见上述逻辑“0”中的第二个的符号长度也不相当于标准符号长度T0，但可见该符号长度比标准符号长度T0更长，即T0+d（由于在图5A中示出的上述逻辑“0”中的第二个从上述时间点t3持续到上述时间点t5）。

如在图5B中示出，如果在上述提到的，例如从上述时间点t1持续到上述时间点t2（即，具有短于标准符号长度T0的符号长度T1）的（第一）逻辑“1”之后，传输另一个（第二）逻辑“1”，并然后传输其他的（第三）逻辑“1”，那么这些逻辑“1”中的第二个的符号长度如在图5B中示出不同于第一逻辑“1”的符号长度，再次相当于标准符号长度T0（由于在上述第一逻辑“1”之后传输的这些逻辑“1”中的第二个从上述时间点t2持续到上述时间点t3）。如果在这些逻辑“1”中的第二和第三个之后传输逻辑“0”时，如在图5B中示出，相应的集成电路1a、1b、1c、1d在没有延迟的情况下，即在时间点t4例如改变相应总线2a、2b、2c、2d的相应传输线/多条传输线12a、12b的电平（见于图5B）。因此，如在图5B中可见，上述逻辑“1”中的第三个的符号长度，正如还可见上述逻辑“1”中的第二个的符号长度相当于标准符号长度T0（由于上述逻辑“1”中的第三个例如从上述时间点t3持续到上述时间点t4）。

即，根据在图4、图5A、图5B中示出的实施方式，在一连串连续传输的逻辑“1”中，仅这些逻辑“1”中的第一个被故意延迟上述的延迟d（具体地，其上升沿，以使该第一逻辑“1”具有短于标准符号长度T0的符号长度T1）。紧接着第一逻辑“1”传输的逻辑“1”不被延迟，即具有标准符号长度T0。只有在紧接着逻辑“0”之后传输逻辑“1”时，以上述的故意延迟d延迟这样的逻辑“1”（具体地，其上升沿）（见于图4、图5A、图5B）。

根据实施方式，上述的故意延迟d可以被选择为例如（或例如稍小于、甚至大于）在上述最大随机延迟差的范围内，例如在通过上述的链路传输信号时可以由上述的模块/部件/元件/集成电路1a、1b、1c、1d导致的不同可能延迟之间的最大差。

例如，如在上述提到，由上述链中的各个集成电路/ASIC1a、1b、1c、1d导致的延迟可以在/-25ns的范围内，即最大随机延迟差可以例如是50ns左右。根据实施方式，上述的故意系统延迟d可以被选择为在最大延迟差的一半与双倍（以至三倍）之间，例如在25ns和100ns（或150ns）之间，优选例如在40ns和60ns之间，例如约50ns。因此，保证故意延迟主导（predominate基本上等于）随机延迟。

上述的符号长度（例如标准符号长度T0）可以例如取决于相应的数据速率。例如，如果数据速率是1Mbit/s，那么标准符号长度T0例如可以是1微秒。例如，标准符号长度T0可以在0.01和100微秒之间，例如，在0.1和10微秒之间等。

如在上述提到，根据本发明的实施方式，上述模块/部件/元件/集成电路1a、1b、1c、1d的链中的数据初始发送者（例如，上述集成电路/ASIC1a、1b、1c、1d、上述中央微处理器或微控制器中的一个等）可以将逻辑“1”的初始传输故意延迟上述的延迟d，具体地，可以故意延迟其上升沿（或相反地，如在上述提到，可以故意延迟逻辑“0”的（初始）传输（例如其下降沿））上述的延迟d，并可以不延迟其他逻辑“0”或“1”的传输，如在上述关于图4、5A和5B描述。

如在图1中示出，上述延迟的或不延迟的逻辑“1”和“0”（例如在图5A和5B中示出）例如可以从相应的初始发送模块/部件/元件/集成电路1a、1b、1c、1d（例如集成电路1a（具体地，其相应的高侧接口（HS接口）11b））经相应的总线（例如总线2a）传输到链中的下个模块/部件/元件/集成电路（例如集成电路1b（具体地，其相应的低侧接口（LS接口）））。

根据本发明的实施方式，由集成电路1b接收的各个（延迟或不延迟的）逻辑“1”和“0”不是仅仅地电平位移，并然后从接收集成电路1b（具体地，其相应的高侧接口（HS接口））经总线2b传输到链中的下个集成电路1c。相反，可以在接收模块/部件/元件/集成电路1b中应用例如，ISO-OSI层1校正机制或其他合适校正机制。

例如，如果在接收模块/部件/元件/集成电路1b（例如其相应的低侧接口（LS接口））中确保检测到逻辑“1”被接收，并如果该逻辑“1”在逻辑“0”之后接收，那么已知该逻辑“1”是延迟逻辑“1”，其包括短于标准符号长度T0的已知符号长度T1（见于图5A和图5B）。在此情况下，紧接着在确保检测到相应的逻辑“1”被接收之后，经电压位移的逻辑“1”从接收模块/部件/元件/集成电路1b（具体地，其相应的高侧接口（HS接口））经相应的总线（例如总线2b）传输到链中的下个模块/部件/元件/集成电路（例如集成电路1c（具体地，其相应的低侧接口（LS接口））），经电压位移的逻辑“1”被强制包括上述已知的符号长度T1，而不管在集成电路1b的低侧接口（LS接口）接收的逻辑“1”实际上多长。

然而，如果在接收模块/部件/元件/集成电路1b（例如其相应的低侧接口（LS接口））中检测到逻辑“1”被接收到，并如果该逻辑“1”在（直接在前的）另一逻辑“1”之后立即接收，那么已知该（第二）逻辑“1”是非延迟逻辑“1”，其包括已知标准符号长度T0（见于图5B）。在此情况下，紧接在确保检测到相应的（非延迟的（第二））逻辑“1”被接收之后，经电压位移的（第二）逻辑“1”从接收模块/部件/元件/集成电路1b（具体地，其相应的高侧接口（HS接口））经例如总线2b传输到链中的下个模块/部件/元件/集成电路（例如集成电路1c（具体地，其相应的低侧接口（LS接口））），经电压位移的逻辑“1”被强制包括上述已知的符号长度T0，而不管在集成电路1b的低侧接口（LS接口）接收的逻辑“1”实际上多长。

为了实现以各个已知的符号长度（T0或T1，取决于已知是否已接收到延迟的或非延迟的逻辑“1”）传输已检测的逻辑“1”，可以在接收模块/部件/元件/集成电路1b中使用振荡器4或任何其他合适手段（例如相应的内部或外部时钟信号等）。

如果在接收模块/部件/元件/集成电路1b例如其相应的低侧接口（LS接口）中确保检测到逻辑“0”被接收，那么假设该逻辑“0”包括已知标准符号长度T0（或如果这样的逻辑“0”之后为逻辑“1”，那么包括上述的符号长度T0+d（见于图5A））。因此，紧接着确保检测到相应逻辑“0”的接收之后，经电压位移的逻辑“0”从接收模块/部件/元件/集成电路1b（具体地，其相应的高侧接口（HS接口））经例如总线2b传输到链中的下一个模块/部件/元件/集成电路（例如集成电路1c（具体地，其相应的低侧接口（LS接口））），经电压位移的逻辑“0”被强制包括上述已知的符号长度T0（或T0+d，见于上述解释），而不管在集成电路1b的低侧接口（LS接口）接收的逻辑“0”实际上多长。

通过相应的逻辑“1”或逻辑“0”的电压位移，接收的信号“1”或“0”从先前发送模块/部件/元件/集成电路1a的电压域位移到链中下一个（即相应的接收模块/部件/元件/集成电路1b）的电压域。这可以由上述的电平位移器或任何其他合适的装置来实现。

如上述解释，根据本发明的实施方式，用于逻辑“1”（或可替换地，逻辑“0”）的传输的故意延迟d占有由链中各个模块/部件/元件/集成电路导致的随机延迟的绝大部分。因此，可以由上述和/或其他校正机制实现延迟差的精确或几乎精确的校正。因此，与常规系统以及与图2中示出且相对于图2解释的不同，在通过集成电路的上述链将逻辑“1”或逻辑“0”从集成电路传输到集成电路时，延迟差相加可被避免。因此，与在图2中示出不同，并如在图3中示出，根据本发明的实施方式，例如由集成电路1a接收的逻辑“1”的（例如）符号长度T1基本上相当于作为响应由集成电路1a传输的逻辑“1”的符号长度T1（或例如T0），该符号长度基本上相当于作为响应由集成电路1b传输的逻辑“1”的符号长度T1（或例如T0），该符号长度基本上相当于作为响应由集成电路1c传输的逻辑“1”的符号长度T1（或例如T0），该符号长度基本相当于作为响应由集成电路1d传输的逻辑“1”的符号长度T1（或例如T0），等等。因此，当通过集成电路的1a、1b、1c、1d上述链将数据从电路传输到电路时，符号长度基本保持恒定。

尽管在此已示出并描述了具体实施方式，但本领域普通技术人员应理解到，在不背离本发明的范围的前提下，各种可替换和/或等效实施可以替代示出并描述的具体实施方式。本申请旨在涵盖本文中所讨论的具体实施方式的任何修改或变形。因此，旨在仅由权利要求及其等同物限定本发明。

Claims (19)

1.一种经由总线系统传输数据的方法，所述方法包括：

故意延迟数据的传输，其中在要传输的数据是第一逻辑值时，在延迟一延迟时间之后传输作为所述第一逻辑值的数据，以及在要传输的数据是第二逻辑值时，不延迟作为所述第二逻辑值的数据的传输。

2.根据权利要求1所述的方法，其中，所述延迟时间被选择为主导随机延迟差。

3.根据权利要求1所述的方法，进一步包括：

故意延迟作为所述第一逻辑值的逻辑“1”的传输，但不故意延迟作为所述第二逻辑值的逻辑“0”的传输。

4.根据权利要求3所述的方法，其中，故意延迟逻辑“1”的传输包括故意延迟所传输的逻辑“1”的上升沿，但不故意延迟所传输的逻辑“1”的下降沿。

5.根据权利要求3所述的方法，其中，故意延迟逻辑“1”的传输包括故意延迟所传输的逻辑“1”的下降沿，但不故意延迟所传输的逻辑“1”的上升沿。

6.根据权利要求1所述的方法，其中，所述第一逻辑值是0，所述第二逻辑值是1，所述方法包括：

故意延迟逻辑“0”的传输，但不故意延迟逻辑“1”的传输。

7.根据权利要求6所述的方法，其中，故意延迟逻辑“0”的传输包括故意延迟所传输的逻辑“0”的下降沿，但不故意延迟所传输的逻辑“0”的上升沿。

8.根据权利要求6所述的方法，其中，故意延迟逻辑“0”的传输包括故意延迟所传输的逻辑“0”的上升沿，但不故意延迟所传输的逻辑“0”的下降沿。

9.根据权利要求1所述的方法，其中，所述总线系统将多个模块/部件/元件连接成链状结构，所述方法包括：

将数据从一个模块/部件/元件通过模块/部件/元件的所述链状结构传输到其他模块/部件/元件。

10.一种包括总线的系统，所述系统进一步包括用于故意延迟数据的传输的装置，所述装置在要传输的数据是第一逻辑值时，在延迟一延迟时间之后传输作为所述第一逻辑值的数据，以及在要传输的数据是第二逻辑值时，不延迟作为所述第二逻辑值的数据的传输。

11.根据权利要求10所述的系统，其中，由所述装置产生的所述延迟时间被选择为主导随机延迟差。

12.根据权利要求10所述的系统，包括由所述总线连接成链状结构的多个模块/部件/元件。

13.根据权利要求12所述的系统，其中，所述模块/部件/元件中的每个都包括集成电路。

14.根据权利要求10所述的系统，其中，所述总线包括区块间通信总线。

15.根据权利要求10所述的系统，其中，所述第一逻辑值是“0”和“1”中的一个，所述第二逻辑值是“0”和“1”中的另一个。

16.根据权利要求15所述的系统，其中，所述装置用于故意延迟所述第一逻辑值的上升沿或下降沿。

17.一种被配置为故意延迟数据的传输以使得故意延迟占有在所述数据的传输期间发生的随机延迟差的装置，所述装置在要传输的数据是第一逻辑值时，在延迟一延迟时间之后传输作为所述第一逻辑值的数据，以及在要传输的数据是第二逻辑值时，不延迟作为所述第二逻辑值的数据的传输。

18.一种交通工具，包括：

连接成链状结构的多个模块/部件/元件；以及

被配置为将通过由模块/部件/元件组成的链进行的数据传输故意延迟，在要传输的数据是第一逻辑值时，在延迟一延迟时间之后传输作为所述第一逻辑值的数据，以及在要传输的数据是第二逻辑值时，不延迟作为所述第二逻辑值的数据的传输。

19.根据权利要求18所述的交通工具，包括：

包括多个电池单元/电池单元块的电池，所述多个模块/部件/元件被配置为监控所述多个电池单元/电池单元块。