CN103258570A

CN103258570A - 一种记忆装置及产生程序化偏压脉冲的方法和集成电路

Info

Publication number: CN103258570A
Application number: CN2012100339280A
Authority: CN
Inventors: 刘注雍
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2012-02-15
Filing date: 2012-02-15
Publication date: 2013-08-21
Anticipated expiration: 2032-02-15
Also published as: CN103258570B

Abstract

本发明是一种记忆装置及产生程序化偏压脉冲的方法和集成电路，是改善边界及抑制干扰的快闪记忆体程序化技术。其记忆装置包括多个记忆胞串列，并具有多条字元线。一选取目标记忆胞由递增步进脉冲程序化加以程序化，其包括施加具有至少一循环的阶梯轮廓的程序化偏压脉冲，其包括一初始阶段中程序化电压及通过电压设定为具有一初始阶级，及一后续部分程序化电压及选择性地将通过电压升压至第二阶级。在初始阶段位元线电压及串列选择线电压用来开启串列选择切换开关，并在后续阶段关闭串列选择切换开关。并在施加抑制位元线电压关闭未选取串列的串列选择切换开关之前及之后，程序化电分别压降至小于程序化大小的一第一大小，及升至该程序化大小。

Description

一种记忆装置及产生程序化偏压脉冲的方法和集成电路

技术领域

本发明涉及一种快闪记忆体技术，特别是涉及一种在以区块适合应用于高密度的快闪记忆体技术。

背景技术

快闪记忆体中是非挥发集成电路记忆体技术中的一种。传统的快闪记忆体是使用浮动栅极记忆胞。另一种型态的快闪记忆体记忆胞被称为电荷捕捉记忆胞，其使用一介电电荷捕捉层取代浮动栅极。

典型的电荷储存记忆胞包含一场效晶体管(FET)结构，其中包含由通道所分隔的源极与漏极，以及藉由一电荷储存结构而与通道分离的栅极，其中该电荷储存结构包含穿隧介电层、电荷储存层(浮动栅极或介电层)、与阻障介电层。较早的传统设计如SONOS装置，其中源极、漏极与通道形成于硅基材(S)上，穿隧介电层则由氧化硅(O)形成，电荷储存层由氮化硅形成(N)，阻障介电层由氧化硅(O)形成，而栅极则为多晶硅(S)。

储存于一快闪记忆装置中的资料是由控制捕捉于其电荷捕捉结构中的电荷数量的方式进行。所储存的电荷数量会设定在一快闪记忆装置中记忆胞的临界电压，其允许其中的资料被读取。

当低电压应用中的目标临界电压值规范变的更紧密时，且在每个记忆胞中储存多个位元的应用中，如何精确地控制程序化操作时储存于一目标记忆胞的电荷数量就变得很困难，并且同时需要防止此记忆胞中所储存的电荷在程序化和抹除操作时不会干扰到其他记忆胞。

因此，需要提供一种新的快闪记忆体技术以对快闪记忆体中所储存的电荷具有更佳的控制能力。

发明内容

本发明的目的在于，克服现有的快闪记忆体技术存在的缺陷，而提供一种新的记忆装置及产生程序化偏压脉冲的方法和集成电路，所要解决的技术问题是使其能够改善边界及抑制干扰，能够对快闪记忆体中所储存的电荷具有更佳的控制能力，非常适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆装置，其包含：多个感测节点及参考节点；多个记忆胞串列，每一个串列安排连接介于对应的感测节点与参考节点之间，且包括一串列选择切换开关以选择性地连接该串列至对应的位元线；多条字元线及至少一条串列选择线，字元线与该多个记忆胞串列中对应的记忆胞耦接且该至少一条串列选择线与对应的串列选择切换开关耦接；以及逻辑与电路，和该多条字元线、该至少一条串列选择线、该多条位元线及该参考节点耦接，以程序化一选取串列中一记忆胞的一选取字元线以建立一程序化记忆胞临界电压在一目标临界电压内，该逻辑与电路组态为施加一程序化偏压脉冲，其包括：施加一程序化电压至该选取字元线及通过电压至该多条字元线中的其他字元线，该程序化电压及至少一通过电压于该程序化偏压脉冲的一初始阶段中具有一第一大小，并在后续阶段中转变至各自的一第二大小；施加一位元线电压至与该所选取串列对应的感测节点及一参考电压至与该所选取串列对应的该参考节点；及施加一串列选择电压至该至少一条串列选择线，该位元线电压及该串列选择线电压是用来在该程序化偏压脉冲的该初始阶段中开启该串列选择切换开关，并在该后续阶段中关闭该串列选择切换开关或是降低该串列选择切换开关的导电率。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的记忆装置，其中该逻辑与电路组态为执行一验证步骤，包括判断该选取记忆胞是否具有一程序化记忆胞临界电压在一目标临界电压内，且假如该选取记忆胞具有一验证失败数目没有超过一临界重试数目上限，则增加该程序化电压及该通过电压之一或两者的该第二大小一个对应的程序化电压增幅及通过电压增幅，并且之后重新施加一程序化偏压脉冲。

前述的记忆装置，其中该增加包含增加该程序化电压的该第二大小一个程序化电压增幅，及增加至少一条字元线上的该通过电压的该第二大小一个通过电压增幅，其中该通过电压增幅大于该程序化电压增幅。

前述的记忆装置，其中在该初始阶段中，位元线电压设定为一程序化偏压准位Vbl1，该串列选择偏压被升至Vssl1，其中Vssl1-Vbl1是大于该串列选择切换开关的临界电压，且之后该程序化电压及该通过电压增加至各自的该第一大小，且在该后续阶段时该位元线电压增加而该串列选择偏压减少使得Vssl1-Vbl1是小于该串列选择切换开关的临界电压，且之后该程序化电压及该通过电压增加至各自的该第二大小。

前述的记忆装置，其中该多个记忆胞串列是安排成与非门串列。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种记忆装置，其包含：多个感测节点及参考节点；多个记忆胞串列，每一个串列安排连接介于对应的感测节点与参考节点之间，且包括一串列选择切换开关以选择性地连接该串列至对应的位元线；多条字元线及至少一条串列选择线，字元线与该多个记忆胞串列中对应的记忆胞耦接且该至少一条串列选择线与对应的串列选择切换开关耦接；以及逻辑与电路，和该多条字元线、该至少一条串列选择线、该多条位元线及该参考节点耦接，以程序化一选取串列中一记忆胞的一选取字元线以建立一程序化记忆胞临界电压在一目标临界电压内，该逻辑与电路组态为进行一程序化操作，其包括至少一第一阶段及一第二阶段；其中在该第一阶段执行一程序化/验证系列，该第一阶段包括施加一第一程序化偏压脉冲及一第一程序化验证步骤，该第一程序化偏压脉冲包括：施加一程序化电压至该选取字元线及通过电压至该多条字元线中的其他字元线，该程序化电压及至少一通过电压在该程序化偏压脉冲的一初始阶段中具有一第一大小，并在后续阶段中转变至各自的一第二大小；施加一位元线电压至与该所选取串列对应的感测节点及一参考电压至与该所选取串列对应的该参考节点；及施加一串列选择电压至该至少一条串列选择线，该位元线电压及该串列选择线电压是用来在该程序化偏压脉冲的该初始阶段中开启该串列选择切换开关，并在该后续阶段中关闭该串列选择切换开关；该第一程序化验证步骤包括决定该选取记忆胞是否具有一程序化记忆胞临界电压在一临时目标临界电压内以辨识该选取记忆胞是否通过临时验证，且假如该选取记忆胞通过临时验证，则进入第二阶段，假如该选取记忆胞具有一验证失败数目小于一第一重试数目上限，则增加该程序化电压的大小且重新施加该第一阶段程序化偏压脉冲，且假如该选取记忆胞的临时验证失败超过该第一重试数目上限，则进入该第二阶段；在该第二阶段执行一程序化/验证系列，该第二阶段包括施加一第二程序化偏压脉冲及一第二程序化验证步骤，该第二程序化偏压脉冲包括：施加一程序化电压至该选取字元线及通过电压至该多条字元线中的其他字元线，该程序化电压及至少一通过电压在该程序化偏压脉冲的一初始阶段中具有一第一大小，并在后续阶段中转变至各自的一第二大小；施加一位元线电压至与该所选取串列对应的感测节点及一参考电压至与该所选取串列对应的该参考节点；以及施加一串列选择电压至该至少一条串列选择线，该位元线电压及该串列选择线电压是用来在该程序化偏压脉冲的该初始阶段中开启该串列选择切换开关，并在该后续阶段中关闭该串列选择切换开关或是降低该串列选择切换开关的导电率；该第二程序化验证步骤包括决定该选取记忆胞是否具有一程序化记忆胞临界电压在一目标临界电压内以辨识该选取记忆胞是否通过验证，且假如该选取记忆胞通过验证，则结束该程序化操作，假如该选取记忆胞具有一验证失败数目小于一临界重试数目上限，则增加该程序化电压及该通过电压的各自第二大小且重新施加该第二阶段程序化偏压脉冲。

前述的记忆装置，其中在该初始阶段中，位元线电压设定为一程序化偏压准位Vb11，该串列选择偏压被升至Vss11，其中Vssl1-Vbl1是大于该串列选择切换开关的临界电压，且之后该程序化电压及该通过电压增加至各自的该第一大小，且在该后续阶段时该位元线电压增加而该串列选择偏压减少使得Vssl1-Vbl1是小于该串列选择切换开关的临界电压，且之后该程序化电压及该通过电压增加至各自的该第二大小。

前述的记忆装置，其中该多个记忆胞串列是安排成与非门串列。本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种记忆装置，其包含：多个感测节点及参考节点；多个记忆胞串列，每一个串列安排连接介于对应的感测节点与参考节点之间，且包括一串列选择切换开关以选择性地连接该串列至对应的位元线；多条字元线及至少一条串列选择线，字元线与该多个记忆胞串列中对应的记忆胞耦接且该至少一条串列选择线与对应的串列选择切换开关耦接；以及逻辑与电路，和该多条字元线、该至少一条串列选择线、该多条位元线及该参考节点耦接，以程序化一选取串列中一记忆胞的一选取字元线以建立一程序化记忆胞临界电压在一目标临界电压内，该逻辑与电路组态为一选取记忆胞施加一程序化偏压脉冲，该程序化偏压脉冲包括：施加一具有程序化大小的程序化电压至该选取字元线及具有一通过大小的通过电压至该多条字元线中的其他字元线；施加一位元线电压至与该所选取串列对应的感测节点及一参考电压至与该所选取串列对应的该参考节点；及施加一抑制位元线电压至与一未选取串列对应的感测节点及一参考电压至与该未选取串列对应的该参考节点；施加一串列选择电压至该至少一条串列选择线，该位元线电压及该串列选择线电压是用来在该程序化偏压脉冲的该初始阶段中开启该串列选择切换开关；其中在施加该抑制位元线电压以关闭该未选取串列的该串列选择切换开关之前，该程序化电压升压至小于该程序化的大小，并在施加该抑制位元线电压以关闭该未选取串列的该串列选择切换开关之后，该程序化电压升至该程序化大小。

前述的记忆装置，其包括：在一第一时间区间将该程序化偏压升至一第一电压位准，其中该第一电压位准是小于该程序化电压；在该第一时间区间后的一第二时间区间，设定一第一串列选择切换开关的栅极电压至一高于该选取串列上位元线电压的临界值且低于该位选取串列上该抑制位元线电压的临界值的大小；以及在该第二时间区间后的一第三时间区间，将该通过电压改变至低于该程序化大小的一通过电压且将该程序化偏压升至该程序化大小。

本发明的目的及解决其技术问题另外还采用以下技术方案来实现。依据本发明提出的一种在一组态为与非门阵列的电荷储存记忆装置中产生程序化偏压脉冲的方法，其包含与非门串列经由串列选择切换开关与位元线耦接及包含字元线，该方法包括：在一第一情况下偏压该些位元线及串列选择线；设定与一目标记忆胞耦接的一字元线至一第一电压准位，当该些位元线及串列选择线在该第一情况下；之后，在一第二情况下偏压该些位元线及串列选择线；以及设定与该目标记忆胞耦接的该字元线至一第二电压准位，当该些位元线及串列选择线在该第二情况下，该第二电压准位是高于该第一电压准位。

前述的方法，其中该第一情况包括在一选取串列中设定一位元线电压于一所选取位元线上及一电压于一所选取串列选择线上，以将该选取串列与该位元线耦接；以及该第二情况包括在一选取串列中设定一位元线电压于一所选取位元线上及一电压于一所选取串列选择线上，以将该选取串列与该位元线解除耦接。

前述的方法，其中该第一情况包括在一选取串列中设定一位元线电压于一所选取位元线上、一未选取位元线电压于一未选取位元线上及一电压于一所选取串列选择线上，以将该选取串列与该位元线耦接且将一未选取串列与该未选取位元线耦接；以及该第二情况包括在一选取串列中设定一位元线电压于一所选取位元线上、一未选取位元线电压于一未选取位元线上及一电压于一所选取串列选择线上，以将该选取串列与该位元线耦接且将该未选取串列与该未选取位元线解除耦接。

前述的方法，其包括在设定该字元线至该第二电压准位与该目标记忆胞耦接之后，在一第三情况下偏压该些位元线及串列选择线，且设定与该目标记忆胞耦接的该字元线至一第三电压准位，当该些位元线及串列选择线在该第三情况下，该第三电压准位是高于该第二电压准位。

前述的方法，其中该第一情况包括在一选取串列中设定一位元线电压于一所选取位元线上、一未选取位元线电压于一未选取位元线上及一电压于一所选取串列选择线上，以将该选取串列与该位元线耦接且将一未选取串列与该未选取位元线耦接；该第二情况包括在一选取串列中设定一位元线电压于一所选取位元线上、一未选取位元线电压于一未选取位元线上及一电压于一所选取串列选择线上，以将该选取串列与该位元线耦接且将该未选取串列与该未选取位元线解除耦接；以及该第三情况包括设定一位元线电压于一所选取位元线上及一电压于一所选取串列选择线上，以将该选取串列与该位元线解除耦接。

本发明的目的及解决其技术问题另外还采用以下技术方案来实现。依据本发明提出的一种集成电路，其包括：一电荷储存记忆装置，组态为一与非门阵列，包含与非门串列经由串列选择切换开关与位元线耦接及包含字元线；以及一控制器，组态为产生一程序化偏压脉冲：在一第一情况下偏压该些位元线及串列选择线；设定与一目标记忆胞耦接的一字元线至一第一电压准位，当该些位元线及串列选择线在该第一情况下；之后，在该程序化偏压脉冲内的一第二情况下偏压该些位元线及串列选择线，以降低或切断经由该串列选择切换开关进入该串列的电流。

前述的集成电路，其中该控制器组态为产生一程序化偏压脉冲设定与该目标记忆胞耦接的该字元线至一第二电压准位，当该些位元线及串列选择线在该第二情况下，该第二电压准位是高于该第一电压准位。

前述的集成电路，其中该第一情况包括在一选取串列中设定一位元线电压于一所选取位元线上及一电压于一所选取串列选择线上，以将该选取串列与该位元线耦接；以及该第二情况包括在一选取串列中设定一位元线电压于一所选取位元线上及一电压于一所选取串列选择线上，以将该选取串列与该位元线解除耦接。

前述的集成电路，其中该第一情况包括在一选取串列中设定一位元线电压于一所选取位元线上、一未选取位元线电压于一未选取位元线上及一电压于一所选取串列选择线上，以将该选取串列与该位元线耦接且将一未选取串列与该未选取位元线耦接；以及该第二情况包括在一选取串列中设定一位元线电压于一所选取位元线上、一未选取位元线电压于一未选取位元线上及一电压于一所选取串列选择线上，以将该选取串列与该位元线耦接且将该未选取串列与该未选取位元线解除耦接。

前述的集成电路，其包括在设定该字元线至该第二电压准位与该目标记忆胞耦接之后，在一第三情况下偏压该些位元线及串列选择线，且设定与该目标记忆胞耦接的该字元线至一第三电压准位，当该些位元线及串列选择线在该第三情况下，该第三电压准位是高于该第二电压准位。

前述的集成电路，其中该第一情况包括在一选取串列中设定一位元线电压于一所选取位元线上、一未选取位元线电压于一未选取位元线上及一电压于一所选取串列选择线上，以将该选取串列与该位元线耦接且将一未选取串列与该未选取位元线耦接；该第二情况包括在一选取串列中设定一位元线电压于一所选取位元线上、一未选取位元线电压于一未选取位元线上及一电压于一所选取串列选择线上，以将该选取串列与该位元线耦接且将该未选取串列与该未选取位元线解除耦接；以及该第三情况包括设定一位元线电压于一所选取位元线上及一电压于一所选取串列选择线上，以将该选取串列与该位元线解除耦接。

本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：

为达到上述目的，本发明提供了一种集成电路，其包括快闪记忆体，其使用一控制器，组态为产生一程序化偏压脉冲：

在一第一情况下偏压该些位元线及串列选择线；

设定与一目标记忆胞耦接的一字元线至一第一电压准位，当该些位元线及串列选择线在该第一情况下；

之后，在该程序化偏压脉冲内的一第二情况下偏压该些位元线及串列选择线；以及

设定与该目标记忆胞耦接的该字元线至一第二电压准位，当该些位元线及串列选择线在该第二情况下，该第二电压准位是高于该第一电压准位。

另外，为达到上述目的，本发明还提供了一种低电压操作的记忆装置组态，其包括多个记忆胞串列串联安排于半导体主体中，例如是可以应用在一与非门阵列中的与非门串列，具有多条字元线与对应的记忆胞耦接。控制电路与该多条字元线及该半导体主体耦接，以程序化一选取目标记忆胞，包括施加一程序化偏压脉冲，其具有至少一循环的阶梯轮廓，包括一初始阶段中程序化电压及通过电压设定为具有一初始阶级，及一后续部分该程序化电压及选择性地将通过电压升压至第二阶级。在初始阶段中，该位元线电压及该串列选择线电压是用来开启该串列选择切换开关，并在该后续阶段中关闭该串列选择切换开关。

此处所描述的一种记忆装置组态为在施加该抑制位元线电压以关闭该未选取串列的该串列选择切换开关之前，该程序化电压降至小于该程序化大小的一第一大小，并在施加该抑制位元线电压以关闭该未选取串列的该串列选择切换开关之后，该程序化电压升至该程序化大小。

借由上述技术方案，本发明一种记忆装置及产生程序化偏压脉冲的方法和集成电路至少具有下列优点及有益效果：本发明的程序化方法可以应用于使用共同源极架构的传统与非门阵列中，具有虚拟接地型态架构的与非门阵列中，或是其他可以在一程序化偏压脉冲时改变目标记忆胞临界电压的记忆体架构中，以得到更精确地控制或是抑制栅极诱发漏极漏电流产生的干扰的优点。

综上所述，本发明是一种记忆装置及产生程序化偏压脉冲的方法和集成电路，是改善边界及抑制干扰的快闪记忆体程序化技术。其记忆装置包括多个记忆胞串列串联安排于半导体主体中，例如是与非门串列，并具有多条字元线。一选取目标记忆胞是由递增步进脉冲程序化加以程序化，其包括施加具有至少一循环的阶梯轮廓的程序化偏压脉冲，其包括一初始阶段中程序化电压及通过电压设定为具有一初始阶级，及一后续部分程序化电压及选择性地将通过电压升压至第二阶级。在初始阶段该位元线电压及该串列选择线电压是用来开启该串列选择切换开关，并在该后续阶段中关闭该串列选择切换开关。此外，在施加该抑制位元线电压关闭未选取串列的串列选择切换开关之前及之后，该程序化电压降至小于该程序化大小的一第一大小，并于施加该抑制位元线电压以关闭该未选取串列的该串列选择切换开关之后，该程式化电压升至该程序化大小。本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1A和图1B分别是根据传统的FN穿隧程序化技术选取与非门串列及未选取与非门串列偏压的剖面示意图。

图2是显示现有习知技术的递增步进脉冲程序化(ISSP)操作的动态示意图，其显示了在递增步进脉冲程序化(ISSP)系列初始脉冲阶段的临界电压分布及最后阶段的临界电压分布。

图3是显示一个典型递增步进脉冲程序化(ISSP)技术的特性的临界电压与程序化脉冲高度的关系图。

图4是显示一种改良递增步进脉冲程序化(ISSP)技术的临界电压与程序化脉冲高度的关系图。

图5是显示一与非门(NAND)串列的简要剖面图，其显示了根据现有习知FN穿隧程序化偏压技术(类似图1B)，其中目标记忆胞是与一邻接接地选择切换晶体管的字元线耦接，而曝露于栅极诱发的漏极漏电流(GIDL)。

图6是显示未选取串列中通道电压的模拟结果的示意图。

图7是显示一快闪记忆胞的改良的递增步进脉冲程序化系列的多个信号电压的示意图，其是使用此处所描述的只程序化脉冲偏压。

图8是显示此处所描述的改良的两阶段递增步进脉冲程序化系列的程序化脉冲系列的示意图。

图9是显示临界电压与许多不同程序化脉冲的关系图，其对典型递增步进脉冲程序化(ISSP)与此处所描述的调整的两阶段递增步进脉冲程序化系列、以及抑制未选取串列的记忆胞的递增步进脉冲程序化的临界电压曲线进行了比较。

图9A是显示改良递增步进脉冲程序化(ISSP)操作的动态示意图。

图9B是显示另一个改良递增步进脉冲程序化(ISSP)操作的动态示意图

图10是显示使用此处所描述的程序化偏压操作的与非门型态记忆体阵列的电路布局示意图。

图11是临界电压与许多不同程序化脉冲的关系图，其比较了典型递增步进脉冲程序化(ISSP)与此处所描述的调整的两阶段递增步进脉冲程序化系列以建立第一减少的递增步进脉冲程序化(ISSP)斜率、以及改良的两阶段递增步进脉冲程序化系列以建立第二减少的递增步进脉冲程序化(ISSP)斜率，其中第二减少的递增步进脉冲程序化(ISSP)斜率是大于第一减少的递增步进脉冲程序化(ISSP)斜率。

图12是显示使用此处所描述的程序化偏压操作的与非门型态记忆体阵列的电路布局示意图，其具有步进通过电压施加于串列中某些字元线而非全部字元线上。

图13是显示类似于图10的两个与非门串列的电路布局示意图。

图14是显示改良的程序化偏压脉冲可以抑制部分区域自我升压电位，且防止由图5及图6中的情况所导致的栅极诱发漏极漏电流(GIDL)干扰。

图15是显示使用具有类似于图14中初始部分的程序化偏压脉冲在未选取串列的通道电压的功效的示意图。

图16是显示改良的程序化偏压脉冲的时序图，其包括包括预程序化阶段PRE-PGM，可以抑制部分区域自我升压电位，具有初始程序化阶段INTI-PGM及调整程序化阶段MODULATE-PGM以控制此递增步进脉冲程序化脉冲系列的流程。

图17是显示根据本发明一实施例的包括一与非门快闪记忆阵列的集成电路的简化示意图，此与非门快闪记忆阵列具有此处所描述的调整递增步进脉冲程序化逻辑。

图18是显示在一范例系统中由此控制器执行的逻辑的流程图，其是使用本发明的两阶段或多阶段递增步进脉冲程序化系列。

图19是显示根据本发明在另一范例系统中由此控制器执行的逻辑的流程图，其是使用本发明的两阶段或多阶段递增步进脉冲程序化系列。

7、8：栅介电层

9：电荷捕捉结构

10：半导体主体

11、19：接点

12～18：节点

21：接地选择线GSL

22～27：字元线

28：串列选择线SSL

30：共同源极线CS

31：位元线

32：未选取位元线

33：预充电主体区域

35：升压主体区域

181、182：与非门串列

185：共同源极线

180、300、500：目标记忆胞

191、192：切换晶体管

501：接地选择切换晶体管

975：集成电路

960：与非门快闪记忆体

961：列解码器

962：字元线

963：页面缓冲器

966：行解码器

967：整体位元线

964：资料总线

965：总线

969：调整递增步进脉冲程序化、抹除及读取操作的状态机构

968：偏压调整供应电压

973：输入/输出线

974：其他电路

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的一种记忆装置及产生程序化偏压脉冲的方法和集成电路其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。

有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式的说明，应当可对本发明为达成预定目的所采取的技术手段及功效获得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。

图1A和图1B分别是根据传统的FN穿隧程序化技术选取与非门串列及未选取与非门串列偏压的剖面示意图。其中，在图1A和图1B中显示了多个电荷捕捉快闪记忆胞串联在一起成为与非门串列，并进行FN穿隧程序化，其是在与非门快闪记忆体架构中的典型操作。图1A是显示对一包括目标记忆胞在一选取位元线上的与非门串列的偏压示意图，而图1B是显示对一位于未选取位元线上的与非门串列的偏压示意图。使用能隙工程SONOS电荷捕捉技术以实施与非门快闪记忆体的技术可参阅Lue的美国专利第7315474号，其在此引为参考资料。与非门串列可以使用许多不同的组态实施，包括鳍形场效晶体管技术、浅沟渠隔离技术、垂直与非门技术等等。某些垂直与非门结构的范例，请参阅Kim等人标题为“Non-volatile memorydevice，method of operating same and method of fabricating the same”的欧洲专利第EP 2048709号。

请参阅图1A所示，此记忆胞形成于一半导体主体10中。对n通道记忆胞而言，半导体主体10可以是一个在半导体晶片的更深的n井内的隔离的p井。替代地，半导体主体10可以由绝缘层或是其他类似的方式隔离。

多个快闪记忆胞可以安排成沿着一个与字元线方向正交的位元线方向排列的串列。字元线22-27沿伸通过一些平行的与非门串列。节点12-18是由半导体主体中的n型区域(对n通道装置而言)，且作为记忆胞的源/漏极区域。一个由金属氧化物半导体晶体管(例如第一切换晶体管)形成的第一切换开关具有一栅极于接地选择线GSL 21中，其连接于具有第一字元线22的对应记忆胞与由半导体主体10中的n型区域形成的一接点11之间。此接点11与共同源极线CS 30连接。一个由金属氧化物半导体晶体管(例如第二切换晶体管)形成的第二切换开关具有一栅极于串列选择线SSL 28中，其连接于具有最后字元线27的对应记忆胞与由半导体主体10中的n型区域形成的一接点19之间。此接点19与一例如是位元线BL 31的感测节点连接。此位元线BL 31是此处所使用名词的“感测节点”的一个范例。在此例示实施例中的第一及第二切换开关是金属氧化物半导体晶体管，此范例中具有二氧化硅的栅介电层7和8。

在此例示中，为了简化起见此串列中具有六个记忆胞。在典型的组态中，一个与非门串列可以包含16、32或更多个记忆胞串联安排。这些记忆胞所对应的字元线22-27在字元线与半导体主体10中通道区域之间具有电荷捕捉结构9。此记忆胞中的电荷捕捉结构9可以是介电电荷捕捉结构、浮动栅极电荷捕捉结构、或是其他合适作为使用此处所描述的技术来程序化的快闪记忆体结构。此外，在与非门快闪结构的实施例中已经开发出没有接面的结构，其中节点13-17，且选择性地包括节点12和18可以自此结构中省略。

图1A显示了一现有习知技术的与非门(NAND)架构快闪记忆体的剖面图，其中诱发FN穿隧以对与字元线24对应的记忆胞(目标记忆胞)进行程序化的偏压，其是使用典型的递增步进脉冲程序化(ISSP)操作。根据此处所显示的偏压，接地选择线GSL偏压至大约为0V而共同源极线接地，使得与接地选择线GSL 21对应的第一切换开关是关闭的，且串列选择线SSL偏压至约V_CC而所选取位元线也接地，使得与串列选择线SSL 28对应的第二切换开关是开启的。在这些条件下，与与非门串列相关的区域33中的半导体主体是预充电至约0V。此选取字元线24被偏压至一高电压程序化阶级V-PGM，在某些实施例中可以高达20～22伏特的数量级。选择如此高的电压足以导致主体10中的热电子穿隧进入所选取记忆胞的电荷捕捉结构9中。同时，未选取字元线22、23、25～27被偏压至一导通电压V-PASS，其是比V-PGM还小于一个可以抑制此串列中未选取细胞的程序化的电压。其结果是，在程序化脉冲时电子穿隧进入所选取记忆胞的电荷捕捉结构中。

图1B显示了一现有习知技术的与非门(NAND)架构快闪记忆体的剖面图，其是对分享图1A中字元线22～27的与非门串列未选取位元线的偏压。由图中可以发现，所有字元线、接地选择线GSL与串列选择线SSL皆与图1A所示的偏压相同。类似地，共同源极线30也是接地。然而，未选取的位元线偏压至约为V_CC的阶级。如此会将第二切换开关关闭，其与串列选择线SSL对应，且将区域35中的半导体主体与未选取的位元线BL 32解除耦接。其结果是，区域35中的半导体主体会由施加至字元线22～27电压所产生的电容耦合自我压升，其可以防止足以干扰未选取与非门串列的记忆胞中电荷捕捉结构的电场形成。

递增步进脉冲程序化(ISSP)操作是已知常用的技术，可参见Suh等人的论文“A 3.3V 32Mb NAND Flash Memory with Incremental Step PulseProgramming Scheme”，IEEE International Solid-state CircuitsConference，1995，pp 128-130。根据此基本技术，为了程序化目标记忆胞以达成其临界电压在一代表特定资料值的范围内，执行一系列的程序化/验证步骤，在此系列中的每一个程序化脉冲相比较于前一次脉冲递增一个为定值的大小。介于每次脉冲之间，施加验证电位至记忆胞的字元线，且感测资料以决定此记忆胞的临界电压是否超过此程序化验证阶级。此程序化验证阶级被设定为合适感测此目标记忆胞资料值的范围下缘。

图2是显示现有习知技术的递增步进脉冲程序化(ISSP)操作的动态示意图，其显示了在递增步进脉冲程序化(ISSP)系列初始脉冲阶段的临界电压分布50及最后阶段的临界电压分布52。在临界电压分布的轨迹50之中，大部分的记忆胞是低于程序化验证临界电压PV，包括一具有临界电压51的记忆胞，其是非常靠近程序化验证临界电压PV。如图中所示，在斜线区域中的记忆胞通过验证但是并不会进行后续的程序化脉冲。然而，这些低于程序化验证临界电压PV的记忆胞会再施加一次或多次的额外程序化脉冲。在临界电压的最后分布52宽到足以包括55处的临界电压时，其对应于一后续程序化脉冲后再增加一个临界电压数量仍会保留在低于目标范围52的上缘。如图中所示，临界电压的分布52是相对宽的足以容纳自点51到点55处的增加。

一个典型递增步进脉冲程序化(ISSP)技术的特性显示于图3，其是在递增步进脉冲程序化(ISSP)系列中临界电压与程序化脉冲高度的关系图。通常而言，对后续脉冲所增加的程序化电位被设定为使得轨迹60的斜率大约是1，并且使得在每一步中临界电压的偏移数量是斜率及起始临界电压的一个方程式。递增步进脉冲程序化(ISSP)的斜率是用来指示在每一步中临界电压的改变。

图4是显示一种改良递增步进脉冲程序化(ISSP)技术的临界电压与程序化脉冲高度的关系图，其描述于Park等人的论文“A 7MB/s 64Gb3-Bit/Cell DDR NAND Flash Memory in 20 nm-Node Technology”，IEEEInternational Solid-state Circuits Conference，2011，pp 212-213。图4显示了一个典型递增步进脉冲程序化(ISSP)系列的轨迹66，其显示一个定值斜率的特性。根据Park等人的论文，当记忆胞被程序化超过一临时程序化验证阶级后，此位元线偏压会在下一次程序化脉冲施加于此目标记忆胞时轻微地增加直到到达最终程序化验证阶级。如此抑制了穿隧，且降低了区域65中递增步进脉冲程序化(ISSP)的斜率。可参阅Park等人论文的图11.8.3，在此情况下，此程序化分布可以变窄。虽然区域65的斜率降低，增加位元线偏压的效应仅发生在少数的脉冲，之后其斜率会再度增加。如此小范围的改良递增步进脉冲程序化(ISSP)斜率限制了Park等人的论文的有效程度。

图5是显示一与非门(NAND)串列的简要剖面图，其显示了对分享一选取串列中字元线22～27的与非门串列未选取位元线的偏压示意图，且其中目标记忆胞500是与一邻接接地选择切换晶体管501的字元线耦接。此状况可以导致Lee等人在论文“A New Programming Disturbance PhenomenonIn NAND Flash Memory by Source/Drain Hot Electrons Generated by GIDLCurrent”中所描述的栅极诱发的漏极漏电流(GI DL)。如同Lee等人在论文中所描述的，施加接近于接地选择线的程序化脉冲V-PGM，可以在目标记忆胞500与接地选择切换晶体管501间产生一个相对高的电场。在切换晶体管的栅极诱发漏极漏电流会导致电子-电洞对的形成。因为高电场的存在，电子获得的能量足以在接收程序化电位的未选取线上的记忆胞中产生热电子穿隧，因此干扰了储存于未选取记忆胞中的电荷。

图6是显示未选取串列中通道电压的模拟结果的示意图。在图6中，邻接接地选择线的字元线是在右侧(与图5中的安排相反)。可以由图中发现，因为区域升压的通道电位无法被相邻记忆胞分享，会造成非常高的部分区域升压情况。如此情况或许是由于源/漏极接面505因为偏压很高而产生完全空乏；或者是由于被程序化至高准位状态相邻记忆胞因为不足的栅极过度驱动造成。

图7是显示一快闪记忆胞的改良的递增步进脉冲程序化系列的程序化电压、通过电压、串列选择线电压及位元线电压的示意图，此改良的递增步进脉冲程序化系列具有一个降低的斜率。为了说明清楚起见，将这些电压分开放置。在每一个脉冲开始(时间t0)时，在此范例中其电压准位大约是地。轨迹100是施加至所选取记忆胞字元线上的程序化电压(V-PGM)脉冲。轨迹101是施加至未选取记忆胞字元线上的通过电压(V-PASS)脉冲。轨迹102是施加至目标串列的串列选择线上的电压脉冲(V-SSL)。轨迹103是在此程序化脉冲时，施加至目标串列的位元线上的电压脉冲(V-BL)。在此范例中，共同源极线及接地选择线GSL被设定为接地，使得与接地选择线GSL21对应的切换开关是关闭的，且将选取及未选取串列与共同源极线解除耦接。对此改良的递增步进脉冲程序化系列的一给定程序化偏压脉冲，在时间t0时，轨迹100、101、102、103都是在接地准位。在时间t0时，串列选择线SSL的电压增加至V_SS11，其通常约在时间t1时到达V_cc。在时间t1时，轨迹100、101两者分别增加至其各自的第一准位111、121。准位111被设定为根据递增步进脉冲程序化系列中被执行的循环数而定的电压，大约是介于15V到22V的范围间。准位121被设定为高到足以保持未选取晶体管开启但是低到足以抑制未选取记忆胞程序化的电压，通常大约是介于5V到10V的范围间。在串列选择线SSL的电压显示于轨迹102保持在V_cc直到时间t2。因此在介于时间t0和t1间串列选择切换开关开启，直到至少时间t2，选取串列的半导体主体保持与接地的位元线连接，且保持在接地电位。图7中程序化偏压脉冲的初始部分INIT-PGM的条件是在递增步进脉冲程序化系列时诱发FN穿隧所施加的基本条件。在介于时间t1和t2间的时间应该足够使V_pass1和V_pgm1电压准位在字元线上稳定。在此脉冲的初始部分，因为选取与先前正常的递增步进脉冲程序化的脉冲匹配的电压准位，所以所选取记忆胞的FN程序化是较弱的，在此之后，先前的脉冲被施加以增加临界电压。因为施加先前的脉冲而导致较高临界电压的结果，此偏压脉冲的初始部分的程序化是比较不充足的。

在时间t2时，串列选择线SSL的电压在时间t3时下降至一中间准位。在大约是时间t2时，所选取位元线的电压增加，在大约t3时到达V_b12准位。这些串列选择线SSL及所选取位元线的电压改变导致串列选择切换开关关闭，或是降低其导电性，使得在大约t3时减少或关闭所选取串列的电流流动。也可以施加其他的电压准位调整于串列选择线SSL及所选取位元线以达到相同的结果。V_SSl2与V_bl2间的差异可以被设定为小于串列选择晶体管的临界电压(V_SSl2-V_bl2＜Vt)以达成如此结果。在大约是时间t3时，施加于未选取记忆胞的导通电压增加一个ΔV_pass至准位122。此外，在大约是时间t3时，施加于选取记忆胞的程序化电压增加一个ΔV_prog至准位112，以开始此程序化脉冲的调变程序化(MODULATED-PGM)阶段。因为时间t3时接地选择切换开关及串列选择切换开关两者皆关闭或是几乎关闭，因为ΔV_pass及ΔV_prog而提升的导通电压及程序化电压与通道电性耦合，在程序化脉冲的后续部分提升等效通道电压，且减缓FN穿隧电流。此通道电位提升了β₀*ΔV_pass，其中β₀是小于1，且由此记忆胞的电性耦合决定。控制栅极与通道之间的压降约为(1-β₀)ΔV_prog，假如ΔV_pass＝ΔV_prog。在此段时间区间，仍继续进行FN程序化，但是变得比较没有效率，而改变了递增步进脉冲程序化(ISSP)系列的斜率。

在时间t4此程序化偏压脉冲结束时，程序化电压的轨迹100和导通电压的轨迹101两者皆回到地。类似地，串列选择线SSL及所选取位元线的电压也是在大约t4时或之后回到地。在一实验中，介于t0和t2间的时间大约是1微秒，介于t2和t4间的时间大约是9微秒，而一标准递增步进脉冲程序化(ISSP)系列的脉冲宽度大约是10微秒。当然，也可以使用其他的时间区间以适合特定的应用电路。

因此，使用图17中所示集成电路中的控制器来施加程序化偏压脉冲描述如下：

在一第一情况下偏压位元线及串列选择线(例如时间t1至t2的条件)；

设定与一目标记忆胞耦接的字元线至一第一电压准位(例如V_pgm1)，而位元线及串列选择线在第一情况下；

之后，在一第二情况下偏压位元线及串列选择线(例如时间t3至t4的条件)；以及

设定与一目标记忆胞耦接的字元线至一第二电压准位(例如V_pgm2)，而位元线及串列选择线在第二情况下，第二电压准位是高于第一电压准位。

在如此的实施例中，第一情况包括设定位元线电压V_bl1至一选取位元线及电压V_ssl1至一选取串列的串列选择线以将位元线与串列选择线耦接；及第二情况包括设定位元线电压V_bl2至一选取位元线及电压V_ssl2至一选取串列的串列选择线以将位元线与串列选择线解除耦接。在第一情况时设定一初始程序化准位而在第二情况时设定一升压程序化准位。

在图7所示的范例中，ΔV_pass＝ΔV_prog。然而，通道电压改变ΔV_ch与初始通道电压V_chini之间的关系可以由以下方程式代表(其中N是此串列中的字元线数目)：

ΔV_ch～V_chini+N-1/N*β*ΔV_pass+1/N*β*ΔV_prog

所以通道升压主要是由ΔV_pass决定。假如想要增加通道升压及因此近一步减少递增步进脉冲程序化(I SSP)系列斜率的话，则可以增加ΔV_pass的值。举例而言，可以将ΔV_pass增加为两倍的ΔV_prog。

图8是显示此处所描述的改良的两阶段递增步进脉冲程序化系列的程序化脉冲系列的示意图。其显示了施加类似于图7中脉冲所达成的临界电压与程序化脉冲数目特性的关系，其是作为与传统递增步进脉冲程序化脉冲的比较。一个传统递增步进脉冲程序化脉冲的特性是具有如图示中轨迹130所示的斜率。轨迹131则是使用类似于图7中调整递增步进程序化偏压脉冲所达成的斜率，其较轨迹130小使得诱发较少的临界电压增幅。轨迹132显示由施加至未选取串列上的抑制偏压所达成的斜率。如图所示，在传统递增步进脉冲程序化脉冲系列中，位元线电压保持在大约是地的定值。在根据图7调整递增步进程序化偏压脉冲系列中，位元线电压在此脉冲的初始部分是接地的，且随后在此脉冲的后续部分略为增加，而同时将串列选择线SSL电压自V_cc略为减少后以使用较小的电压振荡快速地关闭串列选择线SSL切换开关。在抑制电压施加时，位元线电压在刚开始时设定为大约是V_cc的高电压，且因为导通电压脉冲及程序化电压完整大小作用的结果，被电容性地与未选取串列的主体耦合。

图9显示了使用此处所描述技术的改良的两阶段递增步进脉冲程序化系列的操作示意图。在第一阶段中，使用类似于传统递增步进脉冲程序化系列的偏压安排施加一系列的脉冲，其中位元线维持在大约是接地电位、串列选择线SSL驱动至约V_cc、未选取记忆胞的字元线被驱动至通过电压准位、以及选取记忆胞的字元线被驱动至通过程序化电位。图9显示了第一阶段中的三个程序化偏压脉冲，包括脉冲200、脉冲201、脉冲202。在脉冲200、脉冲201、脉冲202之后，施加一个由200a、201a、202a代表的程序化验证循环。使用于这三个脉冲之后的程序化验证循环中的每一个验证电位(准位206、208、210)大约是等于通过电压准位V_PASS。此三个脉冲的程序化电位是步进地增加，使得脉冲200具有程序化电位准位205、脉冲201具有程序化电位准位207、而脉冲202具有程序化电位准位209。当于第一阶段施加的程序化脉冲，此递增步进脉冲程序化系列的斜率是大约为定值的，如图8中轨迹130的最初部分所示。

在程序化循环第二阶段中，其是开始自程序化偏压脉冲203，为类似于图7中所描述的调整过的程序化偏压。脉冲203在此脉冲的初始部分位元线电压是接地，且随后在此脉冲的后续部分略为增加。在此脉冲的初始部分串列选择线SSL电压约为V_cc，且随后在此脉冲的后续部分略为减少。在此脉冲的初始部分通过电压增加至第一准位220，且随后在此脉冲的后续部分升压至准位222。准位220可以是与第一阶段最后使用的验证电压准位210相同。此外。脉冲203的程序化电压在此脉冲的初始部分增加至第一准位211，且随后在此脉冲的后续部分升压至准位215。在此范例中，准位211可以是与递增步进脉冲程序化系列第一阶段最后脉冲202使用的程序化电压209相同。自此脉冲初始部分的电压准位转变至后续部分的电压准位最好如图中一般在时间上对准。如上述描述，第二阶段的第一脉冲之后会跟随程序化验证循环203a。假如此记忆胞并未通过此验证循环，则施加另一脉冲。

图9也显示了此程序化循环第二阶段中的第二脉冲204。在脉冲204中，位元线电压及串列选择线SSL电压如图7描述的一般被调整。未选取字元线的通过电压在此脉冲的初始部分被升压至准位221，且随后在此脉冲的后续部分升压至准位223。在此范例中，准位221可以是与前一脉冲的准位220相同。然而，此程序化偏压脉冲的通过电压则在后续部分相对于脉冲203自准位221增加至223，其通过电压增加量是由此演算法决定。此外，在脉冲204中，程序化电压在此脉冲的初始部分被升压至第一准位212，且随后在此脉冲204的后续部分升压至准位216，其程序化电压增加量是由此演算法决定。在此范例中，准位212可以是与此递增步进脉冲程序化系列第一阶段的最后一个脉冲202的程序化电压准位209相同。自准位212至准位216的程序化电压增加量是大于第一脉冲203自准位211至准位215的电压增加量。自此脉冲初始部分的电压准位转变至后续部分的电压准位最好如图中一般在时间上对准。如上述描述，第二阶段的第一脉冲之后会跟随程序化验证循环204a。假如此记忆胞并未通过此验证循环，则施加另一脉冲。此程序会重复直到验证通过或是已经执行了重试的最大数目。

图9A是显示改良递增步进脉冲程序化(ISSP)操作的动态示意图，其是根据类似于图7中的程序。图9A显示了在改良递增步进脉冲程序化(ISSP)系列第一阶段的程序化偏压脉冲后而施加临时程序化验证准位(PV1)时的临界电压分布250。在临界电压分布的轨迹250之中，某些记忆胞具有高于程序化验证临界电压PV1，且通过第一阶段验证条件，而某些记忆胞具有低于程序化验证临界电压PV1。此外，图9A也显示了一个更窄的分布251，其可以在此改良递增步进脉冲程序化(ISSP)系列第二阶段时所发生的临界电压最终范围。在此改良递增步进脉冲程序化(ISSP)系列第二阶段，是施加一最终或是目标程序化程序化验证准位(PV2)。在分布250中保持在低于临时程序化验证准位(PV1)临界电压的记忆胞可以在第一阶段被程序化，之后可以如图8中第一选项般的正常递增步进脉冲程序化(ISSP)斜率(轨迹130)将电压V-BL接地。高于程序化验证临界电压PV1但是低于程序化验证临界电压PV2的记忆胞，例如位于分布250高端的点252，会进行改良递增步进脉冲程序化(ISSP)系列第二阶段的操作，其可以如前述般将递增步进脉冲程序化(ISSP)斜率降低。最终临界电压的分布251显示其较图2中的分布52为更窄。此效应可以在改良递增步进脉冲程序化(ISSP)系列第二阶段中达成，其是在较低的递增步进脉冲程序化(ISSP)斜率下操作，使得当一具有靠近点252的临界电压的记忆胞在第二阶段施加脉冲时不太可能达到增加其临界电压超过分布251远端的点253。

图9B是显示另一个两阶段改良递增步进脉冲程序化(ISSP)操作的动态示意图，其是使用此处所描述的技术。在第一阶段时，使用包括步进V-PASS及步进V-VPM脉冲的一系列偏压安排施加一系列的脉冲，其具有V-SSL准位脉冲，而位元线维持在大约是地的电位。

图9B显示了三个程序化偏压脉冲在第一阶段，包括脉冲300、脉冲301及脉冲302。在每一个脉冲300、脉冲301、脉冲302之后，施加一个由300a、301a、302a代表的程序化验证循环。使用在这三个脉冲之后的程序化验证循环中的每一个验证电位设定为临时验证准位PV1。此三个脉冲的程序化电位是步进地增加，包括初始部分在一定值准位与后续部分是逐步增加，使得脉冲300具有一程序化电位自初始准位305步进至准位305′，脉冲301具有一程序化电位自初始准位307步进至准位307′，脉冲302具有一程序化电位自初始准位309步进至准位309′。程序化电位的电压的初始准位305、307、309可以如图中相等。类似地，在第一阶段脉冲300、301、302中所施加的通过电压也是步进的，包括初始部分在一定值准位与后续部分是逐步增加，使得脉冲300具有一通过电位自初始准位306步进至准位306′，脉冲301具有一通过电位自初始准位308步进至准位308′，脉冲302具有一通过电位自初始准位310步进至准位310′。通过电位的电压的初始准位305、307、309可以如图中相等。在脉冲300、301、302中，位元线电压V-BL设定至例如是地的参考准位340，而串列选择栅极在脉冲中设定为例如是Vcc的定值准位，使得串列选择晶体管保持开启。在第一阶段中，在程序化验证循环300a、301a、302a所施加的程序化验证准位可以设定为临时准位PV1，其是略低于目标程序化验证准位。

在程序化循环第二阶段中，其是开始自程序化偏压脉冲303，为类似于图7中所描述的调整过的程序化偏压。脉冲303在此脉冲的初始部分在准位318的位元线电压V-BL是接地，且随后在此脉冲的后续部分略为增加至318′。在此脉冲的初始部分在准位316的串列选择线SSL电压约为V_cc，且随后在此脉冲的后续部分略为减少至准位316′。在此脉冲的初始部分通过电压增加至第一准位312，且随后在此脉冲的后续部分升压至准位312′。第一准位312可以是与第一阶段最后使用的验证电压准位306、308、310相同。此外。脉冲303的程序化电压在此脉冲的初始部分增加至第一准位311，且随后在此脉冲的后续部分升压至准位311′。在此范例中，准位311可以是与递增步进脉冲程序化系列第一阶段最后脉冲302使用的程序化电压309相同。自此脉冲初始部分的电压准位转变至后续部分的电压准位最好如图中一般在时间上对准。如上述描述，第二阶段的第一脉冲之后会跟随程序化验证循环303a。假如此记忆胞并未通过此验证循环，则施加另一脉冲。在第二阶段中，在程序化验证循环303a、304a所施加的程序化验证准位可以设定为目标准位PV2。

图9B也显示了此程序化循环第二阶段中的第二脉冲304。在脉冲304中，位元线电压及串列选择线SSL电压如图7描述的一般被调整。未选取字元线的通过电压在此脉冲的初始部分首先被升压至准位314，且随后在此脉冲的后续部分升压至准位314′。在此范例中，准位314可以是与前一脉冲的准位312相同。然而，此程序化偏压脉冲的通过电压则在后续部分相对于脉冲303自准位314增加至314′，其通过电压增加量是由此演算法决定。此外，在脉冲304中，程序化电压在此脉冲的初始部分被升压至第一准位313，且随后在此脉冲304的后续部分升压至准位313′，其程序化电压增加量是由此演算法决定。在此范例中，准位313可以是与此递增步进脉冲程序化系列第一阶段的最后一个脉冲302的程序化电压准位309相同。自准位313至准位313′的程序化电压增加量是大于第一脉冲303自准位311至准位311′的电压增加量。自此脉冲初始部分的电压准位转变至后续部分的电压准位最好如图中一般在时间上对准。如上述描述，第二阶段的第一脉冲之后会跟随程序化验证循环304a。假如此记忆胞并未通过此验证循环，则施加另一脉冲。此程序会重复直到验证通过或是已经执行了重试的最大数目。

图10显示了两个与非门串列181、182的电路布局示意图，这两个与非门串列181、182分别经由串列选择晶体管和接地选择晶体管与各自的位元线BL-1和BL-2，和共同源极线CS LINE 185耦接。所示的偏压电压是对与非门串列181中目标记忆胞180所对应的字元线WL(i)所施加的调整程序化偏压脉冲。第一切换晶体管191经由接地选择线GSL接收一地电位GND以将与非门串列与接地的共同选择线185解除耦接。第二切换晶体管192由串列选择线SSL上的调整V-SSL脉冲偏压。选取位元线BL-1类似地接收一调整V-BL电压。此串列中其他的字元线WL(0)到WL(i-1)及WL(i+1)到WL(N-1)皆接收一调整V-PASS电压。未选取位元线(例如BL-2)与V_cc耦接，使得未选取串列由自我升压保护而不受到程序化的干扰。

图11是临界电压与许多不同程序化脉冲数目的关系图，以显示可以额外的调整及施加的程序化偏压脉冲以调整递增步进脉冲程序化脉冲系列。传统递增步进脉冲程序化脉冲系列的轨迹显示为线130其类似于图8中所显示的。根据图8中所描述的调整递增步进脉冲程序化脉冲系列的轨迹显示为线131，其中所有未选取字元线皆接收升压的通过电压脉冲V-PASS。此斜率可以藉由控制串列中未选取字元线的步进通过电压V-PASS偏压而被设定为如图11中所示的轨迹150的一中间值。举例而言，某些未选取字元线可以接收步进通过电压V-PASS偏压脉冲，例如图7中的脉冲121和122，而另一些则可以在此脉冲的后续部分接收没有升压的通过电压。如此结果可以减少通道的电容性耦合，且程序化电流准位介于线130和131之间。

图12显示了临界电压与程序化脉冲数目的关系，以显示可以额外的调整及施加的程序化偏压脉冲以修改递增步进脉冲程序化脉冲系列。传统递增步进脉冲程序化脉冲系列的轨迹显示为线130其类似于图8中所显示的。根据图8中所描述的调整递增步进脉冲程序化脉冲系列的轨迹显示为线131，其中所有未选取字元线皆接收升压的通过电压脉冲V-PASS。此斜率可以其他的程序化偏压脉冲的调整而进一步降低为如图中所示的轨迹160。在此范例中，通过电压升压的数量ΔV_PASS，可以被设定为较ΔV_pgm更大，包括此范例中的2倍ΔV_prog。如此结果可以增加通道的电容性耦合，且程序化电流准位低于线131。

图13是显示类似于图10的两个与非门串列181、182的电路布局示意图，这两个与非门串列181、182分别经由串列选择晶体管和接地选择晶体管与各自的位元线BL-1和BL-2，和共同源极线185耦接。所示的偏压电压系对与非门串列181中目标记忆胞180所对应的字元线WL(i)所施加的调整程序化偏压脉冲。然而，在此调整偏压中，调整V*-PASS*通过电压仅施加至字元线WL(i+1)至WL(N-1)，及标准未升压的通过电压仅施加至字元线WL(0)到WL(i-1)，而调整过的程序化电压则施加至目标字元线WL(i)，如同图11中所解释的。此安排可以用例如设定其斜率为一介于图8中所描述的递增步进脉冲程序化脉冲系列的斜率与传统递增步进脉冲程序化脉冲系列的斜率之间的一中间值轨迹150来改变图8中所描述的递增步进脉冲程序化脉冲系列的斜率。

图14是显示改良的程序化偏压脉冲可以抑制部分区域自我升压电位，且防止由图5及图6中的情况所导致的栅极诱发漏极漏电流(GIDL)干扰。在图14中，显示在程序化偏压脉冲在未选取线上的位元线电压(UNSELECTEDV-BL)510及串列选择线SSL上的串列选择线电压(V-SSL)509的初始部分。此外，也显示未选取字元线上的通过电压(V-PASS)511及选取字元线上的程序化电压(V-PGM)512的初始部分。为了抑制部分区域自我升压，将这些电压的领先边缘作调整。在时间t0时，施加在串列选择晶体管上的串列选择线电压(V-SSL)至一例如是V_cc的准位以开启此切换开关。共同源极线和接地选择切换开关设定为阻挡电流通过，例如设定两者约为0V或接地。在时间t1时，程序化电位转变至准位520，举例而言可以是与通过电位大约相等，举例而言可为8V或是其他不足以让目标记忆胞的主体诱发穿隧电流于此目标记忆胞中的电压。在此时，因为此范例中的位元线电位仍维持在接地，未选择线的通道仍保持在约接地准位且并未被升压。在时间t2程序化电位到达准位520。在时间t3其在某些情况下是与时间t2相重合，在靠近t3或是之后，程序化电压V-PGM稳定于准位520，未选取位元线电压转变为约V_CC的抑制准位，其导致未选取线上的串列选择晶体管关闭。在此区间中，选取位元线电压维持在或接近地电位，且所选取串列中的串列选择切换开关是强烈开启的。在此范例中，介于t1和t3间的时间可以大约是1到2微秒。此段时间长到足以让程序化电压V-PGM稳定于准位520。在时间t4，当此串列选择晶体管关闭，未选取位元线电压稳定于其目标准位。在时间t5，通过电压511被升压至于程序化偏压脉冲时所使用的通过电位(约为8到10V)，且在约t6时稳定。之后，在时间t7，程序化电位512被升压至程序化偏压脉冲时所使用的程序化电位(约为20V)，且在约t8时稳定。在时间t5和t7时，未选择串列的通道是浮接的，且根据标准递增步进脉冲程序化脉冲系列发生电容性升压以抑制程序化干扰。此外，如图14中的参考轨迹521显示标准递增步进脉冲程序化脉冲系列的程序化脉冲时序，其中程序化电压会在未选择串列浮接的时间t5时转变。

如同图14中所标示的，此程序化偏压脉冲包括预程序化阶段PRE-PGM，其中所选取记忆胞的字元线被预充电至一中间准位V_pgm0，在此情况下并不会导致所选取或未选取串列中的通道被升压，及一程序化阶段PGM，其中所选取记忆胞的字元线被升压至一准位V_pgm，而未选取记忆胞的字元线被升压至一通过电压准位，在此情况下并不会导致未选取串列中的通道被升压。然而，由所选取字元线导致的升压是大幅降低，如上述般抑制栅极诱发漏极漏电流(GIDL)干扰。

在一第一情况下偏压位元线及串列选择线(例如时间t1至t3的条件)；

设定与一目标记忆胞耦接的字元线至一第一电压准位(例如V_pgm0)，而位元线及串列选择线在第一情况下；

之后，在一第二情况下偏压位元线及串列选择线(例如时间t4至t8的条件)；以及

设定与一目标记忆胞耦接的字元线至一第二电压准位(例如V_pgm)，而位元线及串列选择线在第二情况下，第二电压准位是高于第一电压准位。

在如此的实施例中，第一情况包括设定位元线电压SELECTED V-BL至一选取位元线及例如是V_CC的UNSELECTED V-BL至一未选取位元线，及例如是V_CC的电压V-SSL至一选取串列的串列选择线以将所选取串列与位元线耦接及将未选取串列与未选取位元线耦接。第二情况包括设定例如是V_CC的电压V-SSL至一选取串列的串列选择线，设定所选取位元线的位元线电压至地，将所选取串列与位元线耦接，且设定例如是V_CC的UNSELECTED V-BL至一未选取位元线以将未选取位元线与未选取串列选择线解除耦接。因此，在第一情况时，所选取字元线的电压被升至V_pgm0而不会诱发此串列中的通道升压，且之后在第二情况时，所选取字元线的电压被升压至一程序化准位V_pgm而未选取字元线的电压被升压至一通过准位V_pass，在此情况下不会诱发未选取串列中的通道升压。

图15是显示使用具有类似于图14中初始部分的程序化偏压脉冲在未选取串列的通道电压的功效的示意图。在没有改良时，通道电压具有类似于轨迹550的轮廓，其在邻接接地选择晶体管处具有高度升压的准位。而在改良后，通道电压的升压是较均匀的，如轨迹551所示。因此，其可以抑制栅极诱发漏极漏电流产生的干扰。

如图14中所示的技术，调整了程序化偏压脉冲的领先边缘的时序，其可以与类似于图5中所示的脉冲结合，其中程序化脉冲512的准位是对应调整脉冲的初始部分。在图16中则显示一个包括预程序化、初始程序化阶段及调整程序化阶段的程序化偏压脉冲范例，请结合了图5与图14中的程序化偏压效果。

图16是显示改良的程序化偏压脉冲的时序图，其包括包括预程序化阶段PRE-PGM，可以抑制部分区域自我升压电位，具有初始程序化阶段INTI-PGM及调整程序化阶段MODULATE-PGM以控制此递增步进脉冲程序化脉冲系列的流程。在t0之前，此程序化偏压脉冲所牵涉的电压包括位元线电压1604在未选取位元线上，位元线电压1603在所选取位元线上，电压1602在串列选择线SSL上，V-PASS电压1601在未选取字元线上，V-PGM电压1600在所选取字元线上，所有的电压皆为约0V或是地。在时间t0时，为预程序化阶段开始，施加在串列选择晶体管上的串列选择线电压(V-SSL)升压至一例如是V_cc的V_ssl1准位。随后，所选取字元线上的V-PGM电压升压至一例如是V_pgm0的中间(1611)准位，且然后未选取位元线上的位元线电压V-BL升压至约Vcc。在时间t1，完成此预程序化阶段，所选取字元线上的V-PGM电压稳定于V_pgm0，而未选取串列的串列选择切换开关关闭。在时间t1开始时，开始初始程序化阶段，其中未选取字元线上的V-PASS电压升压至一例如是V_pass1的初始通过电压(1621)准位，且选取字元线上的V-PGM电压升压至一例如是V_pgm1的初始程序化电压(1612)准位。在时间t2，在串列选择切换开关上的电压(V-SSL)降低至V_ssl2准位，而选取位元线上的位元线电压V-BL(SELECTED)升压至约V_bl2以减少或切断所选取串列中的电流。此外，未选取字元线上的V-PASS电压升压至一例如是V_pass2的第二通过电压(1622)准位，且选取字元线上的V-PGM电压升压至一例如是V_pgm2的第二程序化电压(1623)准位，导致所选取串列中主体如同之前所描述的升压一个为ΔV_pass及ΔV_prog方程式的数量。在时间t3，此程序化偏压脉冲终止。

在一第一情况下偏压位元线及串列选择线(例如时间t0至t1的条件)；

之后，在一第二情况下偏压位元线及串列选择线(例如时间t1至t2的条件)；

设定与一目标记忆胞耦接的字元线至一第二电压准位(例如V_pgm1)，而位元线及串列选择线在第二情况下，第二电压准位是高于第一电压准位；

之后，在一第三情况下偏压位元线及串列选择线(例如时间t2至t3的条件)；以及

设定与一目标记忆胞耦接的字元线至一第三电压准位(例如V_pgm2)，而位元线及串列选择线在第三情况下，第三电压准位是高于第二电压准位。

图17是显示根据本发明一实施例的包括一与非门快闪记忆阵列960的集成电路975的简化示意图，此与非门快闪记忆阵列960具有此处所描述的调整递增步进脉冲程序化逻辑。在某些实施例中，此阵列960包含多阶记忆胞。一列解码器961与沿着记忆阵列960列方向安排的多条字元线962耦接。在此范例中，方框966中的行解码器经由资料总线967与一组页面缓冲器963耦接。整体位元线964与区域位元线(未示)耦接且沿着记忆阵列960行方向安排。位址经由总线965提供给列解码器(方框961)和行解码器(方框966)。资料自集成电路上其他电路974(包括例如输入/输出端口)经由输入/输出线973提供，其他电路可以包含在集成电路内的泛用目的处理器或特殊目的应用电路，或是模块组合以提供由记忆体阵列960所支援的系统单晶片功能。资料经由输入/输出线973，提供至集成电路975上的输入/输出端口，或提供至集成电路975内部/外部的其他资料终端。

在本实施例中所使用的控制器是使用状态机构969，提供信号以控制偏压调整供应电压的产生或经由方框968中的电压供应源提供，以进行此处所描述的各种操作。这些操作包括抹除及读取、以及此处所描述的调整递增步进脉冲程序化操作。该控制器可利用特殊目的逻辑电路实现，如熟习该项技艺的技术人员所熟知的。在替代实施例中，该控制器包括了通用目的处理器，其可使于同一集成电路，以执行一电脑程序而控制装置的操作。在又一实施例中，该控制器是由特殊目的逻辑电路与通用目的处理器组合而成。

此控制器969可以组态为应用程序化的方法，其包括施加类似于图7中描述的程序化偏压安排，具体如下：

施加一程序化电压至该选取字元线及通过电压至该多条字元线中的其他字元线，该程序化电压及至少一通过电压在该程序化偏压脉冲的一初始阶段中具有一第一大小，并在后续阶段中转变至各自的一第二大小；

施加一位元线电压至与该所选取串列对应的感测节点及一参考电压至与该所选取串列对应的该参考节点；以及

施加一串列选择电压至该至少一条串列选择线，该位元线电压及该串列选择线电压是用来在该程序化偏压脉冲的该初始阶段中开启该串列选择切换开关，并在该后续阶段中关闭该串列选择切换开关。

此控制器也可以包括导致在该初始化阶段中，位元线电压设定为一程序化偏压准位VBL1，该串列选择偏压被升至VSSL1，其中(VSSL1-VBL1)是大于该串列选择切换开关的临界电压，且随后该程序化电压及该通过电压增加至各自的该第一大小，且在该后续阶段时该位元线电压增加而该串列选择偏压减少使得(VSSL1-VBL1)是小于该串列选择切换开关的临界电压，且随后该程序化电压及该通过电压增加至各自的该第二大小。

此控制器也可以实施图14中所示的脉冲形状以抑制未选取位元线上的干扰。此控制器也可以用来施加图14中所示的改良程序化偏压脉冲，其与目标记忆胞的位置无关，或是仅在当目标记忆胞临接于例如是接地选择线或是串列选择线的切换晶体管时相关。此外，此控制器也可以实施图16中所示的脉冲形状，结合抑制区域升压及此处所描述的调整递增步进脉冲程序化系列。

此控制器也可以包括实施两阶段(或多阶段)递增步进脉冲程序化(ISSP)程序化系列的逻辑，以设定第一阶段的程序化偏压，其包括程序化电压V_pgm、ΔV_pgm、通过电压V_PASS、ΔV_PASS、选取及未选取串列的位元线电压Vbl、串列选择线电压Vssl、接地选择线电压Vgsl及共同源极线电压Vcs的脉冲形状及电压准位，之后使用此处所描述的调整递增步进脉冲程序化调整偏压以设定第二阶段的程序化偏压，使得递增步进脉冲程序化(ISSP)的斜率在第二阶段是小于第一阶段的，以致能快闪记忆体程序化操作较窄的边界。

图18是显示在一范例系统中由此控制器执行的逻辑的流程图，其是使用例如图9B中所描述本发明的两阶段递增步进脉冲程序化系列。在此程序化操作的开始，此控制器及晶片中的周边支援电路设定递增步进脉冲程序化系列第一阶段的程序化偏压(步骤700)。此第一阶段的程序化偏压包括程序化电压V_pgm、ΔV_pgm、通过电压V_PASS、ΔV_PASS、选取及未选取串列的位元线电压Vbl、串列选择线电压Vssl、接地选择线电压Vgsl及共同源极线电压Vcs的脉冲形状及电压准位。举例而言，在一实施例中，此第一阶段牵涉标准递增步进脉冲程序化系列，其中脉冲设定为例如图9第一阶段所示的“方波”或是图14所示的“阶梯波”以抑制栅极诱发的漏极漏电流(GIDL)。之后，施加程序化偏压脉冲(步骤701)后再施加验证偏压PV1(步骤702)。之后，此逻辑决定此目标记忆胞是否通过此验证操作的临时验证电压准位PV1(步骤703)。假如通过，则此目标记忆胞的程序化操作继续前进至第二阶段(步骤707)。假如此记忆胞没有通过，则此逻辑判断重试数目是否超过第一阶段重试数目上限X(步骤705)。假如没有超过第一阶段重试数目上限，则程序化电压及通过电压增加一个第一阶段参数值ΔV_PASS及ΔV_pgm(步骤706)。在不同的实施例中，ΔV_PASS及ΔV_pgm可以是一定值或是在此系列中改变。此外，在系列的某些或全部的脉冲中，在某些实施例中ΔV_PASS也可以为零。

假如在步骤705，超过第一阶段重试数目上限或是在步骤703中决定此记忆胞是通过临时验证电压准位PV1的话，则此逻辑设定此递增步进脉冲程序化系列第二阶段的程序化偏压(步骤707)。此第二阶段的程序化偏压包括程序化电压V_pgm、ΔV_pgm、通过电压V_PASS、ΔV_PASS、选取及未选取串列的位元线电压Vbl、串列选择线电压Vssl、接地选择线电压Vgsl及共同源极线电压Vcs的脉冲形状及电压准位。举例而言，在一实施例中，此第二阶段牵涉调整递增步进脉冲程序化系列，其中脉冲设定为例如图9第二阶段所示的“阶梯状波形”。之后，施加程序化偏压脉冲(步骤708)后再施加验证偏压PV2(步骤709)。假如此记忆胞通过临时验证电压准位PV2的话，则使用调整递增步进脉冲程序化，例如图中7所描述的，使得可以诱发例如图8中轨迹131的临界电压小量递增。之后，再判断此逻辑决定此目标记忆胞是否通过此验证操作(步骤710)。假如通过，则此目标记忆胞的程序化操作结束且于此程序化循环的剩余时间进行程序化抑制偏压(步骤7ll)。假如此记忆胞没有通过，则此逻辑判断重试数目是否超过第二阶段重试数目上限Y(步骤712)。假如超过第二阶段重试数目上限，则判定错误发生，且此程序失败(步骤713)。假如没有超过第二阶段重试数目上限，则程序化电压及通过电压增加一个第二阶段参数值ΔV_PASS及ΔV_pgm(步骤714)。在不同的实施例中，ΔV_PASS及ΔV_pgm可以是一定值或是在此系列中改变。此外，在系列某些或全部的脉冲中，在某些实施例中ΔV_PASS也可以为零。如同之前提过的，对一改良递增步进脉冲程序化系列是使用阶梯状脉冲，ΔV_PASS及ΔV_pgm可以是相同的，也可以是不同的以控制由此脉冲导致的临界电压改变及其递增步进脉冲程序化系列斜率。此外，使用阶梯状脉冲的调整递增步进脉冲程序化系列的程序化脉冲偏压安排，此阶梯状的V_PASS可以施加至所有或是某些未选取字元线上以控制由此脉冲导致的临界电压改变及其递增步进脉冲程序化系列斜率。

假如在步骤705，超过第一阶段重试数目上限X且此记忆胞没有通过临时验证电压准位PV1的话，替代的方案可以是在第二阶段中在施加阶梯状程序化和通过电压的程序化偏压脉冲时将位元线电压保持在约地的定值，直到此记忆胞通过临时验证电压准位PV1。典型具有斜率为1的递增步进脉冲程序化仍可以达成如图8中所示的轨迹130。之后，此程序化验值验证准位可以增加至目标准位PV2，且增加脉冲的Vbl步进值以完成此程序化。如此是以三阶段程序化循环完成，其中图9中的第一阶段加上图9B中的第一阶段和图9B中的第二阶段。

图19是显示根据本发明在另一范例系统中由此控制器执行的逻辑的流程图，其是使用例如图9B中所描述本发明的两阶段递增步进脉冲程序化系列。在此程序化操作的开始，此控制器及晶片中的周边支援电路设定递增步进脉冲程序化系列第一阶段的程序化偏压(步骤800)。此第一阶段的程序化偏压包括阶梯状程序化电压V_pgm、ΔV_pgm、阶梯状通过电压V_PASS、ΔV_PASS、选取及未选取串列的位元线电压Vbl、串列选择线电压Vssl、接地选择线电压Vgsl及共同源极线电压Vcs的脉冲形状及电压准位。举例而言，在一实施例中，此第一阶段牵涉一系列，其中程序化和通过电压脉冲设定为例如图9B第一阶段所示的“阶梯波”。此外，程序化和通过电压脉冲也可以包括图14所示的“阶梯波”以抑制栅极诱发的漏极漏电流(GIDL)。之后，施加程序化偏压脉冲(步骤801)后再施加临时验证偏压(步骤802)。之后，此逻辑决定此目标记忆胞是否通过此验证操作的临时验证电压准位PV1(步骤803)。假如通过，则此目标记忆胞的程序化操作继续前进至第二阶段(步骤807)。假如此记忆胞没有通过，则此逻辑判断重试数目是否超过第一阶段重试数目上限X(步骤805)。假如没有超过第一阶段重试数目上限，则程序化电压及通过电压增加一个第一阶段参数值ΔV_PASS及ΔV_pgm(步骤806)。在不同的实施例中，ΔV_PASS及ΔV_pgm可以是一定值或是在此系列中改变。此外，在系列某些或全部的脉冲中，在某些实施例中ΔV_PASS也可以为零。

假如在步骤805，超过第一阶段重试数目上限或是在步骤803中决定此记忆胞通过临时验证电压准位PV1的话，则此逻辑设定此递增步进脉冲程序化系列第二阶段的程序化偏压(步骤807)。此第二阶段的程序化偏压包括程序化电压V_pgm、ΔV_pgm、通过电压V_PASS、ΔV_PASS、选取及未选取串列的位元线电压Vbl、串列选择线电压Vssl、接地选择线电压Vgsl及共同源极线电压Vcs的脉冲形状及电压准位。举例而言，在一实施例中，此第二阶段牵涉调整递增步进脉冲程序化系列，其中脉冲设定为例如图9B第二阶段所示的“阶梯状波形”。在此第二阶段中，此程序化偏压脉冲包括阶梯状的Vbl和Vssl在所选取位元线上。因此，如同图9B中所示，在此脉冲中Vssl准位自Vssl1下降至Vssl2，而此脉冲中Vbl准位自Vbl1增加至Vbl2。Vssl1和Vbl1用来设定开启串列选择晶体管，而Vssl2和Vbl2设定为小于串列选择晶体管的临界电压。之后，施加程序化偏压脉冲(步骤808)后再施加验证偏压PV2(步骤809)。之后，此逻辑决定此目标记忆胞是否通过此验证操作(步骤810)。假如通过，则此目标记忆胞的程序化操作结束且在此程序化循环的剩余时间进行程序化抑制偏压(步骤811)。假如此记忆胞没有通过，则此逻辑判断重试数目是否超过第二阶段重试数目上限Y(步骤812)。假如超过第二阶段重试数目上限，则判定错误发生，且此程序失败(步骤813)。假如没有超过第二阶段重试数目上限，则程序化电压及通过电压增加一个第二阶段参数值ΔV_PASS及ΔV_pgm(步骤814)。在不同的实施例中，ΔV_PASS及ΔV_pgm可以是一定值或是在此系列中改变。此外，在系列某些或全部的脉冲中，在某些实施例中ΔV_PASS也可以为零。如同之前提过的，对一改良递增步进脉冲程序化系列是使用阶梯状脉冲，ΔV_PASS及ΔV_pgm可以是相同的，也可以是不同的以控制由此脉冲导致的临界电压改变及其递增步进脉冲程序化系列斜率。此外，使用阶梯状脉冲的调整递增步进脉冲程序化系列的程序化脉冲偏压安排，此阶梯状的V_PASS可以施加至所有或是某些未选取字元线上以控制由此脉冲导致的临界电压改变及其递增步进脉冲程序化系列斜率。

在某些实施例中，此程序化脉冲偏压可以由与此控制器相关的逻辑和电路组态以抑制如同图15中所描述的栅极诱发漏极漏电流产生的干扰。在如此的实施例中，设定程序化脉冲偏压的步骤包括此程序化偏压脉冲的领先边缘，在未选取位元线被设定为抑制准位关闭此串列选择线切换开关之前，使得目标字元线被升压一部分趋近V_pgm，之后升压V_pgm准位的剩余部分将此串列选择线切换开关关闭。如此的调整程序化脉冲偏压的领先边缘可以抑制栅极诱发漏极漏电流产生的干扰，其可以由施加调整递增步进脉冲程序化系列，标准递增步进脉冲程序化系列或是两者来达成。

此处所描述的程序化方法可以应用于使用共同源极架构的传统与非门阵列中，具有虚拟接地型态架构的与非门阵列中，或是其他可以在一程序化偏压脉冲时改变目标记忆胞临界电压的记忆体架构中，以得到更精确地控制或是抑制栅极诱发漏极漏电流产生的干扰的优点。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims

1.一种记忆装置，其特征在于其包含：

多个感测节点及参考节点；

多个记忆胞串列，每一个串列安排连接介于对应的感测节点与参考节点之间，且包括一串列选择切换开关以选择性地连接该串列至对应的位元线；

多条字元线及至少一条串列选择线，字元线与该多个记忆胞串列中对应的记忆胞耦接且该至少一条串列选择线与对应的串列选择切换开关耦接；以及

逻辑与电路，和该多条字元线、该至少一条串列选择线、该多条位元线及该参考节点耦接，以程序化一选取串列中一记忆胞的一选取字元线以建立一程序化记忆胞临界电压在一目标临界电压内，该逻辑与电路组态为施加一程序化偏压脉冲，其包括：

施加一程序化电压至该选取字元线及通过电压至该多条字元线中的其他字元线，该程序化电压及至少一通过电压于该程序化偏压脉冲的一初始阶段中具有一第一大小，并在后续阶段中转变至各自的一第二大小；

施加一位元线电压至与该所选取串列对应的感测节点及一参考电压至与该所选取串列对应的该参考节点；及

施加一串列选择电压至该至少一条串列选择线，该位元线电压及该串列选择线电压是用来在该程序化偏压脉冲的该初始阶段中开启该串列选择切换开关，并在该后续阶段中关闭该串列选择切换开关或是降低该串列选择切换开关的导电率。

2.根据权利要求1所述的记忆装置，其特征在于其中该逻辑与电路组态为执行一验证步骤，包括判断该选取记忆胞是否具有一程序化记忆胞临界电压在一目标临界电压内，且假如该选取记忆胞具有一验证失败数目没有超过一临界重试数目上限，则增加该程序化电压及该通过电压之一或两者的该第二大小一个对应的程序化电压增幅及通过电压增幅，并且之后重新施加一程序化偏压脉冲。

3.根据权利要求2所述的记忆装置，其特征在于其中该增加包含增加该程序化电压的该第二大小一个程序化电压增幅，及增加至少一条字元线上的该通过电压的该第二大小一个通过电压增幅，其中该通过电压增幅大于该程序化电压增幅。

4.根据权利要求1所述的记忆装置，其特征在于其中在该初始阶段中，位元线电压设定为一程序化偏压准位Vbl1，该串列选择偏压被升至Vssl1，其中Vssl1-Vbl1是大于该串列选择切换开关的临界电压，且之后该程序化电压及该通过电压增加至各自的该第一大小，且在该后续阶段时该位元线电压增加而该串列选择偏压减少使得Vssl1-Vbl1是小于该串列选择切换开关的临界电压，且之后该程序化电压及该通过电压增加至各自的该第二大小。

5.根据权利要求1所述的记忆装置，其特征在于其中该多个记忆胞串列是安排成与非门串列。

6.一种记忆装置，其特征在于其包含：

多个感测节点及参考节点；

逻辑与电路，和该多条字元线、该至少一条串列选择线、该多条位元线及该参考节点耦接，以程序化一选取串列中一记忆胞的一选取字元线以建立一程序化记忆胞临界电压在一目标临界电压内，该逻辑与电路组态为进行一程序化操作，其包括至少一第一阶段及一第二阶段；

其中

在该第一阶段执行一程序化/验证系列，该第一阶段包括施加一第一程序化偏压脉冲及一第一程序化验证步骤，该第一程序化偏压脉冲包括：

施加一串列选择电压至该至少一条串列选择线，该位元线电压及该串列选择线电压是用来在该程序化偏压脉冲的该初始阶段中开启该串列选择切换开关，并在该后续阶段中关闭该串列选择切换开关；

该第一程序化验证步骤包括决定该选取记忆胞是否具有一程序化记忆胞临界电压在一临时目标临界电压内以辨识该选取记忆胞是否通过临时验证，且假如该选取记忆胞通过临时验证，则进入第二阶段，假如该选取记忆胞具有一验证失败数目小于一第一重试数目上限，则增加该程序化电压的大小且重新施加该第一阶段程序化偏压脉冲，且假如该选取记忆胞的临时验证失败超过该第一重试数目上限，则进入该第二阶段；

在该第二阶段执行一程序化/验证系列，该第二阶段包括施加一第二程序化偏压脉冲及一第二程序化验证步骤，该第二程序化偏压脉冲包括：

施加一串列选择电压至该至少一条串列选择线，该位元线电压及该串列选择线电压是用来在该程序化偏压脉冲的该初始阶段中开启该串列选择切换开关，并在该后续阶段中关闭该串列选择切换开关或是降低该串列选择切换开关的导电率；

该第二程序化验证步骤包括决定该选取记忆胞是否具有一程序化记忆胞临界电压在一目标临界电压内以辨识该选取记忆胞是否通过验证，且假如该选取记忆胞通过验证，则结束该程序化操作，假如该选取记忆胞具有一验证失败数目小于一临界重试数目上限，则增加该程序化电压及该通过电压的各自第二大小且重新施加该第二阶段程序化偏压脉冲。

7.根据权利要求6所述的记忆装置，其特征在于其中该增加包含增加该程序化电压的该第二大小一个程序化电压增幅，及增加至少一条字元线上的该通过电压的该第二大小一个通过电压增幅，其中该通过电压增幅大于该程序化电压增幅。

8.根据权利要求6所述的记忆装置，其特征在于其中在该初始阶段中，位元线电压设定为一程序化偏压准位Vb11，该串列选择偏压被升至Vss11，其中Vssl1-Vbl1是大于该串列选择切换开关的临界电压，且之后该程序化电压及该通过电压增加至各自的该第一大小，且在该后续阶段时该位元线电压增加而该串列选择偏压减少使得Vssl1-Vbl1是小于该串列选择切换开关的临界电压，且之后该程序化电压及该通过电压增加至各自的该第二大小。

9.根据权利要求6所述的记忆装置，其特征在于其中该多个记忆胞串列是安排成与非门串列。

10.一种记忆装置，其特征在于其包含：

多个感测节点及参考节点；

逻辑与电路，和该多条字元线、该至少一条串列选择线、该多条位元线及该参考节点耦接，以程序化一选取串列中一记忆胞的一选取字元线以建立一程序化记忆胞临界电压在一目标临界电压内，该逻辑与电路组态为一选取记忆胞施加一程序化偏压脉冲，该程序化偏压脉冲包括：

施加一具有程序化大小的程序化电压至该选取字元线及具有一通过大小的通过电压至该多条字元线中的其他字元线；

施加一抑制位元线电压至与一未选取串列对应的感测节点及一参考电压至与该未选取串列对应的该参考节点；

施加一串列选择电压至该至少一条串列选择线，该位元线电压及该串列选择线电压是用来在该程序化偏压脉冲的该初始阶段中开启该串列选择切换开关；

其中在施加该抑制位元线电压以关闭该未选取串列的该串列选择切换开关之前，该程序化电压升压至小于该程序化的大小，并在施加该抑制位元线电压以关闭该未选取串列的该串列选择切换开关之后，该程序化电压升至该程序化大小。

11.根据权利要求10所述的记忆装置，其特征在于其包括：

在一第一时间区间将该程序化偏压升至一第一电压位准，其中该第一电压位准是小于该程序化电压；

在该第一时间区间后的一第二时间区间，设定一第一串列选择切换开关的栅极电压至一高于该选取串列上位元线电压的临界值且低于该位选取串列上该抑制位元线电压的临界值的大小；以及

在该第二时间区间后的一第三时间区间，将该通过电压改变至低于该程序化大小的一通过电压且将该程序化偏压升至该程序化大小。

12.根据权利要求10所述的记忆装置，其特征在于其中该多个记忆胞串列是安排成与非门串列。

13.一种在一组态为与非门阵列的电荷储存记忆装置中产生程序化偏压脉冲的方法，其特征在于其包含与非门串列经由串列选择切换开关与位元线耦接及包含字元线，该方法包括：

在一第一情况下偏压该些位元线及串列选择线；

之后，在一第二情况下偏压该些位元线及串列选择线；以及

14.根据权利要求13所述的方法，其特征在于其中：

该第一情况包括在一选取串列中设定一位元线电压于一所选取位元线上及一电压于一所选取串列选择线上，以将该选取串列与该位元线耦接；以及

该第二情况包括在一选取串列中设定一位元线电压于一所选取位元线上及一电压于一所选取串列选择线上，以将该选取串列与该位元线解除耦接。

15.根据权利要求13所述的方法，其特征在于其中：

该第一情况包括在一选取串列中设定一位元线电压于一所选取位元线上、一未选取位元线电压于一未选取位元线上及一电压于一所选取串列选择线上，以将该选取串列与该位元线耦接且将一未选取串列与该未选取位元线耦接；以及

该第二情况包括在一选取串列中设定一位元线电压于一所选取位元线上、一未选取位元线电压于一未选取位元线上及一电压于一所选取串列选择线上，以将该选取串列与该位元线耦接且将该未选取串列与该未选取位元线解除耦接。

16.根据权利要求13所述的方法，其特征在于其包括在设定该字元线至该第二电压准位与该目标记忆胞耦接之后，在一第三情况下偏压该些位元线及串列选择线，且设定与该目标记忆胞耦接的该字元线至一第三电压准位，当该些位元线及串列选择线在该第三情况下，该第三电压准位是高于该第二电压准位。

17.根据权利要求16所述的方法，其特征在于其中：

该第一情况包括在一选取串列中设定一位元线电压于一所选取位元线上、一未选取位元线电压于一未选取位元线上及一电压于一所选取串列选择线上，以将该选取串列与该位元线耦接且将一未选取串列与该未选取位元线耦接；

该第二情况包括在一选取串列中设定一位元线电压于一所选取位元线上、一未选取位元线电压于一未选取位元线上及一电压于一所选取串列选择线上，以将该选取串列与该位元线耦接且将该未选取串列与该未选取位元线解除耦接；以及

该第三情况包括设定一位元线电压于一所选取位元线上及一电压于一所选取串列选择线上，以将该选取串列与该位元线解除耦接。

18.一种集成电路，其特征在于其包括：

一电荷储存记忆装置，组态为一与非门阵列，包含与非门串列经由串列选择切换开关与位元线耦接及包含字元线；以及

一控制器，组态为产生一程序化偏压脉冲：

在一第一情况下偏压该些位元线及串列选择线；

之后，在该程序化偏压脉冲内的一第二情况下偏压该些位元线及串列选择线，以降低或切断经由该串列选择切换开关进入该串列的电流。

19.根据权利要求18所述的集成电路，其特征在于其中该控制器组态为产生一程序化偏压脉冲设定与该目标记忆胞耦接的该字元线至一第二电压准位，当该些位元线及串列选择线在该第二情况下，该第二电压准位是高于该第一电压准位。

20.根据权利要求18所述的集成电路，其特征在于其中：

21.根据权利要求18所述的集成电路，其特征在于其中：

22.根据权利要求19所述的集成电路，其特征在于其包括在设定该字元线至该第二电压准位与该目标记忆胞耦接之后，在一第三情况下偏压该些位元线及串列选择线，且设定与该目标记忆胞耦接的该字元线至一第三电压准位，当该些位元线及串列选择线在该第三情况下，该第三电压准位是高于该第二电压准位。

23.根据权利要求22所述的集成电路，其特征在于其中：