CN103222356B - 执行芯片级别上减少电磁干扰的方法及对应装置 - Google Patents

Abstract

本发明提供一种执行芯片级别上减少电磁干扰的方法及装置，其中，该执行芯片级别上减少电磁干扰的方法运用于电子装置，且该方法包括：在该电子装置的至少一个芯片内部提供至少一个电磁干扰抑制电路；以及使用该至少一个芯片内部的该至少一个电磁干扰抑制电路以对该至少一个芯片内部的至少一个信号执行减少电磁干扰的操作。本发明提供的执行芯片级别上减少电磁干扰的方法可有效抑制电磁干扰，减少天线辐射效应。

Description

执行芯片级别上减少电磁干扰的方法及对应装置

相关申请的交叉引用

本申请的权利要求2011年11月14日递交的申请号为61/559,247，标题为“ChipLevelEMIReductionMethodandApparatus”的美国临时案的优先权，在此合并参考该申请案的全部内容。并要求2012年11月14日递交的申请号为13/676,098美国申请的优先权，在此合并参考该申请案的全部内容。

技术领域

本发明有关于对电子装置减少电磁干扰（electromagneticinterference，EMI)，更具体地，有关于执行芯片级别上减少EMI的方法及对应装置。

背景技术

尽管现有技术中存在多种提出的EMI解决方法，但传统的电子装置仍会遇到一些问题。例如，现有技术的一种EMI解决方法主要采用改变印刷电路板（printedcircuitboards，PCB）上的信号路径（signalpath）的方式，这可能会导致将产品推向市场时并不可被接收的延迟。又例如，现有技术的一些其他EMI解决方法主要采用增加或重新排列（re-arrange）PCB上的一些元件的方式，而这可能会导致元件的不稳定（uncertainty）以及额外的材料和人工成本。又例如，现有技术的另一种EMI解决方法主要采用增加屏蔽材料（shieldingmaterial）覆盖PCB上的一些信号路径的方式，而这也将导致额外的材料和人工成本。总之，现有技术并不能很好地为用户提供服务。因此，需要提出一种新颖的方法用于更好地减少电子装置的EMI。

发明内容

有鉴于此，本发明提供一种执行芯片级别上减少EMI的方法及装置。本发明提供一种执行芯片级别上减少EMI的方法，其中，该方法运用于电子装置。该方法包括：在该电子装置的至少一个芯片内部提供至少一个EMI抑制电路；以及使用该至少一个芯片内部的该至少一个EMI抑制电路以对该至少一个芯片内部的至少一个信号执行减少EMI的操作。

本发明另提供一种执行芯片级别上减少EMI的装置，该装置包括电子装置的至少一部分，且该装置包括：该电子装置的至少一个芯片；以及集成在该至少一个芯片中的至少一个EMI抑制电路，其中，该至少一个芯片内部的该至少一个EMI抑制电路用于对该至少一个芯片内部的至少一个信号执行减少EMI的操作。

本发明提供的执行芯片级别上减少EMI的方法可有效抑制EMI，减少天线辐射效应。

附图说明

图1为根据本发明第一实施例执行芯片级别上减少EMI的装置的模块示意图；

图2为根据本发明的一个实施例执行芯片级别上减少EMI的方法的流程图；

图3为根据本发明一个实施例图1所示装置的实现细节示意图；

图4为根据本发明的一个实施例在暂时禁能图3中所示的EMI抑制电路的情形中可能会产生的一些辐射问题的示意图；

图5为根据本发明另一个实施例由于在芯片110内部实现图3中所示的EMI抑制电路且不将EMI抑制电路禁能从而可减少或消除在图4中所示实施例的情形中可能会产生的辐射问题的示意图；

图6为根据本发明的另一个实施例实现芯片110内部的如图3中所示的EMI抑制电路的另一配置示意图；

图7为根据本发明的一个实施例执行芯片级上减少EMI的装置的模块示意图；

图8为根据本发明的一个实施例图5中所示的I/O面板单元的实现细节示意图；

图9为根据本发明另一个实施例具有EMI低通滤波器的图5中所示的I/O面板单元302的实现细节示意图，其中，EMILPF作为EMI抑制电路的实例；

图10为根据本发明一个实施例图3中所示I/O面板模块的实施细节示意图；

图11为根据本发明的另一个实施例图3中所示I/O面板模块的实施细节示意图；

图12为根据本发明的另一个实施例图3中所示I/O面板模块的实施细节示意图；

图13为根据本发明的另一个实施例图3中所示I/O面板模块的实施细节示意图；

图14为根据本发明的另一个实施例图3中所示I/O面板模块的实施细节示意图；

图15为根据本发明的另一个实施例图3中所示I/O面板模块的实施细节示意图。

具体实施方式

在说明书及后续的权利要求当中使用了某些词汇来指称特定的元件。所属领域技术人员应可理解，制造商可能会用不同的名词来称呼同样的元件。本文档并不以名称的差异来作为区别元件的方式，而是以元件在功能上的差异来作为区别的基准。在通篇说明书及后续的权利要求当中所提及的“包括”为开放式的用语，故应解释成“包括但不限定于”。此外，“耦接”一词在此包括任何直接及间接的电气连接手段。因此，若文中描述一个装置耦接于另一个装置，则代表一个装置可直接连接于另一个装置，或透过其他装置或连接手段间接地连接至另一个装置。

请参考图1，图1为根据本发明第一实施例执行芯片级别（chiplevel）上减少EMI的装置100的模块示意图。根据不同的实施例，例如第一实施例及其变形，装置100可包括电子装置的至少一部分（例如一部分或全部）。例如，装置100可包括电子装置的一部分，更具体地，装置100可为电子装置内的控制电路，例如包括一或多个集成电路（integratedcircuits，IC）的芯片组（chipset）。又例如，装置100可为上述电子装置的整体。又例如，装置100可为包括上述电子装置的音频/视频系统。其中，电子装置的实例可包括移动电话（例如多功能移动电话）、个人数字助理（personaldigitalassistant，PDA）、便携电子装置（例如平板电脑（tablet））以及个人电脑（例如笔记本电脑或台式电脑）。

根据此实施例，装置100可包括电子装置的至少一个芯片，且装置100更包括集成在该电子装置的至少一个芯片中的至少一个EMI抑制电路（suppressioncircuit）。如图1所示，除芯片10之外，电子装置的前述的至少一个芯片还包括芯片110，且集成在前述的至少一个芯片的至少一个EMI抑制电路包括EMI抑制电路112。为简洁，在图1中标记为“SC”，其中“SC”代表的是“抑制电路”（suppressioncircuit）。而且，前述的至少一个EMI抑制电路（例如EMI抑制电路112）用于对前述至少一个芯片内部的至少一个信号（例如芯片110内部的至少一个信号）执行减少EMI的操作。此外，图1中的总线（bus）用于电性连接芯片10和芯片110，其中，前述的至少一个EMI抑制电路（例如EMI抑制电路112）位于前述的至少一个芯片（例如芯片110）的内部，而并非位于图1中的总线上。此仅为说明的目的，并不用于限制本发明。根据此实施例的一些变形，前述的至少一个EMI抑制电路可包括多个EMI抑制电路，且/或前述的至少一个芯片可包括多个芯片。例如，该至少一个芯片可包括第一芯片（例如芯片110）和第二芯片（此芯片不同于芯片10），且前述的至少一个EMI抑制电路可包括第一EMI抑制电路（例如EMI抑制电路112）和第二EMI抑制电路（例如EMI抑制电路112的拷贝（copy）或其变形），其中，该第一EMI抑制电路位于第一芯片（例如芯片110）内部；而该第二EMI抑制电路位于第二芯片内部。而在另一个实施例中，前述的至少一个芯片可包括第一芯片（例如芯片110），且前述的至少一个EMI抑制电路可包括第一EMI抑制电路（例如EMI抑制电路112）和第二EMI抑制电路（例如EMI抑制电路112的拷贝或其变形），其中，该第一EMI抑制电路和该第二EMI抑制电路都位于第一芯片（例如芯片110）内部。

图2为根据本发明的一个实施例执行芯片级别上减少EMI的方法200的流程图。可将图2所示的方法200运用于图1所示的装置100，且更可运用于第一实施例的上述变形的任意一种形成的装置100。方法200描述如下。

在步骤210中，装置100在电子装置的至少一个芯片内部提供至少一个EMI抑制电路。例如，可将第一实施例中的至少一个EMI抑制电路作为步骤210中所述的至少一个EMI抑制电路的实例，且可将第一实施例中的至少一个芯片作为步骤210中所述的至少一个芯片的实例。在一些其他实例中，前述的至少一个EMI抑制电路包括多个EMI抑制电路，且/或前述的至少一个芯片可包括多个芯片。

在步骤220中，装置100使用至少一个芯片内部的至少一个EMI抑制电路对该至少一个芯片内部的至少一个信号执行减少EMI的操作，从而减少该至少一个芯片外部的至少一个信号路径的辐射（radiation）。例如，在将第一实施例中的至少一个EMI抑制电路作为步骤210中所述的至少一个EMI抑制电路的实例，且将第一实施例中的至少一个芯片作为步骤210中所述的至少一个芯片的实例的情形中，可将第一实施例中的至少一个信号作为步骤210中所述的至少一个信号的一个实例。在其他实例中，在前述的至少一个EMI抑制电路包括多个EMI抑制电路且/或前述的至少一个芯片包括多个芯片的情形中，所述的至少一个信号可包括前述的至少一个芯片中内部的多个信号。

根据此实施例，前述的至少一个芯片可包括第一芯片（例如芯片110），前述的至少一个EMI抑制电路可包括位于第一芯片内部的第一EMI抑制电路（例如EMI抑制电路112）。在前述的至少一个信号包括第一芯片（例如芯片110）内部的第一信号的情形中，装置100通常使用第一芯片（例如芯片110）内部的EMI抑制电路（例如EMI抑制电路112）以对第一芯片内部的第一信号执行减少EMI的操作。此仅为说明的目的，并不用于限制本发明。如前所述，前述的至少一个EMI抑制电路可包括多个EMI抑制电路，且/或前述的至少一个芯片可包括多个芯片。例如，在前述的至少一个芯片还包括前述的第二芯片（不同于芯片10），且前述的至少一个EMI抑制电路还包括位于第二芯片内部的前述的第二EMI抑制电路（例如EMI抑制电路112的拷贝或其变形）的情形中，前述的至少一个信号包括第一芯片内部的第一信号和第二芯片内部的第二信号，装置100使用第一芯片内部的第一EMI抑制电路以对第一芯片内部的第一信号执行减少EMI的操作，且装置100更使用第二芯片内部的第二EMI抑制电路以对第二芯片内部的第二信号执行减少EMI的操作。在另一个实例中，在前述的至少一个EMI抑制电路更包括前述的位于第一芯片（例如芯片110）内部的第二EMI抑制电路（例如EMI抑制电路112的拷贝或其变形）的情形中，前述的至少一个信号包括第一芯片内部的第一信号和第一芯片内部的第二信号，且装置100使用第一芯片内部的第一EMI抑制电路以对第一芯片内部对第一信号执行减少EMI的操作，且装置100更使用第一芯片内部的第二EMI抑制电路以在对第一芯片内部的第二信号执行减少EMI的操作。

根据图2中实施例的一个变形，可将第一EMI抑制电路电性连接至第一芯片的内部信号路径（internalsignalpath），其中，该内部信号路径耦接于第一芯片的输入/输出（input/output，I/O）面板。根据图2中所示的实施例的另一个变形，可将第一EMI抑制电路的至少一个非接地端（non-groundterminal）电性连接至第一芯片的内部信号路径，且将第一EMI抑制电路的至少一个接地端（groundterminal）电性连接至第一芯片的地面（ground）或虚拟地面（virtual-ground）。

图3为根据本发明一个实施例图1所示装置100的实现细节示意图。芯片110包括数字电路300和I/O面板环（ring）310，其中，数字电路300包括输出缓存（outputbuffer）301-1,301-2,…,及301-N，这些输出缓存分别用于接收主要时钟（clock）和一些信号；I/O面板环（ring）310包括I/O面板模块312-1,312-2,…,及312-N，其中，I/O面板模块312-1,312-2,…,及312-N内部的I/O面板模块312-n包括I/O面板单元302-n和EMI抑制电路（图3中标记为“SC”）112-n，其中符号n表示在区间[1，N]范围之内的整数。可将EMI抑制电路112-1,112-2,…,及112-N作为前述至少一个EMI抑制电路的实例。芯片110的I/O面板模块312-1,312-2,…,及312-N与位于芯片110的封装件（package）50内部的指端（finger）52-0,52-1,52-2,…,及52-N之间的线段表示接合线（bondwire）。由于EMI抑制电路112-1,112-2,…,及112-N在芯片110内部，因此可成功地抑制数字电路300的数字信号的大部分谐波分量（harmoniccomponent），例如图3中主要时钟和多个信号的大部分谐波分量。通过使用芯片110内部的前述的至少一个EMI抑制电路（例如EMI抑制电路112-1,112-2,…,及112-N）来执行芯片级别上减少EMI的操作，并不需要再执行现有技术的EMI解决方法，因而可防止出现现有技术会产生的问题。

图4为根据本发明的一个实施例在暂时禁能（disable）图3中所示的EMI抑制电路112-1,112-2,…,及112-N的情形中可能会产生的一些辐射问题的示意图。其中，暂时禁能EMI抑制电路112-1,112-2,…,及112-N的情形相当于芯片110内部并未实施上述抑制电路。例如，通过使用一些开关单元（switchingunit）可暂时禁能此实施例中的EMI抑制电路112-1,112-2,…,及112-N，其中，所述的一些开关可将EMI抑制电路112-1,112-2,…,及112-N从芯片110内部的其他部分电性断开连接（disconnect）。图4中所示的数字芯片可表示图3中除暂时被禁能的EMI抑制电路112-1,112-2,…,及112-N之外的芯片110和封装件50的组合。图4中所示的此外，PCB可表示安装（mount）图4中所示的数字芯片的PCB，其中，符号“RFANT”代表无线射频（radiofrequency，RF）模块的天线。此外，此实施例的I/O面板单元302可表示图3中所示的I/O面板单元302-1,302-2,…,及302-N中的任何一个，例如上述的I/O面板单元302-n。请注意，由于对应数字信号的尖锐边缘（sharpedge）的高频分量，接合线、封装件走线（packagetrace），PCB走线（PCBtrace）及对应通孔（via）都会受到天线辐射影响。

图5为根据本发明另一个实施例由于在芯片110内部实现图3中所示的EMI抑制电路112-1,112-2,…,及112-N且不将EMI抑制电路禁能从而可减少或消除在图4中所示实施例的情形中可能会产生的辐射问题的示意图。图5中所示的数字芯片可表示图3中芯片110和封装件50的组合。并且，图5中所示的PCB可表示安装图5中所示的数字芯片的PCB。此外，此实施例的I/O面板单元302可表示图3中所示的I/O面板单元302-1,302-2,…,及302-N中的任何一个，例如上述的I/O面板单元302-n。请注意，对应于数字信号的尖锐边缘的高频分量（更具体地，时钟谐波（clockharmonic））在I/O面板模块312-n中得到抑制，I/O面板模块312-n包括I/O面板单元302-n和EMI抑制电路112-n，其中，可将图5中所示的I/O面板单元302和EMI抑制电路112分别看作上述的I/O面板单元302-n和EMI抑制电路112-n。因此，可减少上述的天线辐射影响。

图6为根据本发明的另一个实施例实现芯片110内部的如图3中所示的EMI抑制电路112-1,112-2,…,及112-N的另一配置示意图。相较于图5中所示的实施例中揭示的实现EMI抑制电路112-1,112-2,…,及112-N的配置，本实施例的将EMI抑制电路实现为I/O面板单元302的先前级（previousstage），而I/O面板单元302位于EMI抑制电路112与用于接合接合线的端口（terminal）之间。

图7为根据本发明的一个实施例执行芯片级上减少EMI的装置700的模块示意图。其中，可将装置700实现为应用系统（applicationsystem）。前述的至少一个芯片包括多个芯片，例如芯片110-1、110-2、110-3及110-4，而这些芯片的可分别实现为第4代/第3代/第2代RF电路（为简洁，分别标记为“4G/3G/2GRF”），第4代基频电路（basebandcircuit）（为简洁，标记为“4GBB”），应用蓝牙/无线保真电路（applicationBluetooth/Wireless-Fidelitycircuit）（为简洁，标记为“APBT/WiFi”）以及存储器（例如动态随机存取存储器（dynamicrandomaccessmemory，DRAM）或闪存（Flashmemory））。其中，芯片110-1和110-2位于标记为“调制解调器”的封装件内部，而芯片110-3和110-4位于标记为“AP”的封装件内部。此外，符号“ANT”代表天线。如图2所示，装置700可更包括I/O模块730（为简洁，标记为“I/O”）。其中，I/O模块730包括通用串行总线（UniversalSerialBus，USB）接口电路732、大量存储设备类（MassStorageDeviceClass，MSDC）电路734以及安全数字I/O（SecurityDigitalI/O，SDIO）电路736。

图8为根据本发明的一个实施例图5中所示的I/O面板单元302的实现细节示意图。根据图8中所示的架构800，I/O面板单元302包括传输器缓存（transmitterbuffer）TX和接收器缓存（receiverbuffer）RX，分别耦接于I/O终端IO以用于接合图5中所示的接合线，其中符号T_TX表示传输器缓存TX的输入端，且符号T_RX表示接收器缓存RX的输出端。传输器缓存TX的控制终端TX_En用于通过使用输入至控制终端TX_En的控制信号选择性地致能或禁能传输器缓存TX，而接收器缓存RX的控制终端RX_En用于通过使用输入至控制终端RX_En的控制信号选择性地致能或禁能接收器缓存RX。

图9为根据本发明另一个实施例具有EMI低通滤波器（lowpassfilter，LPF）的图5中所示的I/O面板单元302的实现细节示意图，其中，EMILPF作为EMI抑制电路112的实例。根据图9所示的架构900，I/O面板单元302包括图8中所示的传输器缓存TX和接收器缓存RX，更具体地，图9中的I/O面板单元302可与图8中的I/O面板单元302相同。此外，可根据EMILPF的特定配置来定义EMILPF的3-dB-带宽（图9中标记为“3dBBW”）。

图10为根据本发明一个实施例图3中所示I/O面板模块312-1,312-2,…,及312-N的实施细节示意图。实际上，I/O面板模块312-n可包括M个单元（cell），每个单元都包括P型MOSFET（MetalOxideSemiconductorFieldEffectTransistor）Mp1、N型MOSFETMn1及两个电阻，其中，Mp1的一个端（terminal）被预设电压级VDD所偏置（bias），Mn1的一个端接地。其中图5中所示的用于接合接合线的I/O端IO电性连接至两电阻间的中间节点（intermediatenode）。将图10中所示的二阶LPF（为简洁，标记为“二阶LPF”）作为对应于I/O面板模块312-n的EMI抑制电路112-n的实例。

图11为根据本发明的另一个实施例图3中所示I/O面板模块312-1,312-2,…,及312-N的实施细节的示意图。相较于图10中的实施例，图11中的二阶LPF更包括两个二极管（diode），其中每个二极管具有相等的电容。其中，图11中显示两个二极管的电容相等是用于帮助更好的理解，实际上，两个二极管的电容也可不等。关于此实施例的类似描述不在此做细节重复。

图12为根据本发明的另一个实施例图3中所示I/O面板模块312-1,312-2,…,及312-N的实施细节的示意图。相较于图10中的实施例，图12中的二阶LPF内部的电容C1和Ct为可调的（tunable）。关于此实施例的类似描述不在此做细节重复。

图13为根据本发明的另一个实施例图3中所示I/O面板模块312-1,312-2,…,及312-N的实施细节的示意图。相较于图11中的实施例，图13中的二阶LPF内部的电容C1和Ct为可调的。关于此实施例的类似描述不在此做细节重复。

图14为根据本发明另一个实施例图3中所示I/O面板模块312-1,312-2,…,及312-N的一些实施细节的示意图。相较于图12中的实施例，图14中的二阶LPF内部的电容C1的原始接地端（originallygroundedterminal）重定向（redirect）至虚拟接地节点VGND。如图14所示，I/O面板模块312-n可包括一组P型MOSFET{Mps}、一组N型MOSFET{Mns}，其中每个P型MOSFET{Mps}一个终端被预设电压级VDD所偏置，每个N型MOSFET{Mns}具有一个终端接地。其中，每个P型MOSFET的装置宽度WMps（或信道宽度）和每个N型MOSFET的装置宽度WMns（或信道宽度）可表示如下：

WMps=WMp1/N;以及

WMns=WMn1/N;

其中，符号WMp1和WMn1分别表示P型MOSFET的装置宽度WMps（或信道宽度）和N型MOSFET的装置宽度WMns（或信道宽度）。关于此实施例的类似描述不在此做细节重复。

图15为根据本发明另一个实施例图3中所示I/O面板模块312-1,312-2,…,及312-N的实施细节的示意图。相较于图13中的实施例，图15中的二阶LPF内部的电容C1的原始接地端重定向至虚拟接地节点，例如图14中所示实施例中揭示的虚拟接地节点VGND。此外，此实施例中的P型MOSFET{Mps}组、N型MOSFET{Mns}组可分别与图14中所示的实施例中的P型MOSFET{Mps}组、N型MOSFET{Mns}组相同。关于此实施例的类似描述不在此做细节重复。

本发明的优势在于，通过使用本发明的方法和装置，对应于数字信号的尖锐边缘的高频分量（更具体地，时钟谐波）在I/O面板模块中得到抑制，从而可减少前述的天线辐射效应。由于通过使用前述的至少一个EMI抑制电路执行在芯片级上减少EMI的操作，因此无需再实施现有技术的EMI解决方法，从而可避免现有技术中存在的问题。

本领域的技术人员可在本发明的说明范围之内对本发明的装置和方法进行些许更改和润饰。相应地，上述揭示的内容仅由后附的权利要求的范围所界定。

Claims (20)

1.一种执行芯片级别上减少电磁干扰的方法，该方法运用于电子装置，且该方法包括：

在该电子装置的至少一个芯片内部提供至少一个电磁干扰抑制电路；以及

使用该至少一个芯片内部的该至少一个电磁干扰抑制电路以对该至少一个芯片内部的至少一个信号执行减少电磁干扰的操作。

2.如权利要求1所述的执行芯片级别上减少电磁干扰的方法，其特征在于，该至少一个芯片包括第一芯片和第二芯片；且该至少一个电磁干扰抑制电路包括第一电磁干扰抑制电路和第二电磁干扰抑制电路，其中，该第一电磁干扰抑制电路位于该第一芯片内部，且该第二电磁干扰抑制电路位于该第二芯片内部。

3.如权利要求2所述的执行芯片级别上减少电磁干扰的方法，其特征在于，该至少一个信号包括第一信号和第二信号，其中，该第一信号位于该第一芯片内部，且该第二信号位于该第二芯片内部；且该使用该至少一个芯片内部的该至少一个电磁干扰抑制电路以对该至少一个芯片内部的该至少一个信号执行减少电磁干扰的操作的步骤更包括：

使用位于该第一芯片内部的该第一电磁干扰抑制电路以对该第一芯片内部的该第一信号执行减少电磁干扰的操作；以及

使用位于该第二芯片内部的该第二电磁干扰抑制电路以对该第二芯片内部的该第二信号执行减少电磁干扰的操作。

4.如权利要求1所述的执行芯片级别上减少电磁干扰的方法，其特征在于，该至少一个芯片包括第一芯片；且该至少一个电磁干扰抑制电路包括第一电磁干扰抑制电路和第二电磁干扰抑制电路，其中，该第一电磁干扰抑制电路和该第二电磁干扰抑制电路位于该第一芯片内部。

5.如权利要求4所述的执行芯片级别上减少电磁干扰的方法，其特征在于，该至少一个信号包括第一信号和第二信号，其中，该第一信号和该第二信号都位于该第一芯片内部；且该使用该至少一个芯片内部的该至少一个电磁干扰抑制电路以对该至少一个芯片内部的该至少一个信号执行减少电磁干扰的操作的步骤更包括：

使用位于该第一芯片内部的该第一电磁干扰抑制电路以对该第一芯片内部的该第一信号执行减少电磁干扰的操作；以及

使用位于该第一芯片内部的该第二电磁干扰抑制电路以对该第一芯片内部的该第二信号执行减少电磁干扰的操作。

6.如权利要求1所述的执行芯片级别上减少电磁干扰的方法，其特征在于，该至少一个芯片包括第一芯片；且该至少一个电磁干扰抑制电路包括第一电磁干扰抑制电路，其中，该第一电磁干扰抑制电路位于该第一芯片内部。

7.如权利要求6所述的执行芯片级别上减少电磁干扰的方法，其特征在于，该至少一个信号包括第一信号，其中，该第一信号位于该第一芯片内部；且该使用该至少一个芯片内部的该至少一个电磁干扰抑制电路以对该至少一个芯片内部的该至少一个信号执行减少电磁干扰的操作的步骤更包括：

使用位于该第一芯片内部的该第一电磁干扰抑制电路以对该第一芯片内部的该第一信号执行减少电磁干扰的操作。

8.如权利要求6所述的执行芯片级别上减少电磁干扰的方法，其特征在于，该第一电磁干扰抑制电路电性连接至该第一芯片的内部信号路径；且该内部信号路径耦接于该第一芯片的输入/输出面板。

9.如权利要求6所述的执行芯片级别上减少电磁干扰的方法，其特征在于，该第一电磁干扰抑制电路的至少一个非接地端电性连接至该第一芯片的内部信号路径；且该第一电磁干扰抑制电路的至少一个接地端电性连接至该第一芯片的地面或虚拟地面。

10.如权利要求1所述的执行芯片级别上减少电磁干扰的方法，其特征在于，该使用该至少一个芯片内部的该至少一个电磁干扰抑制电路以对该至少一个芯片内部的该至少一个信号执行减少电磁干扰的操作的步骤更包括：

使用该至少一个芯片内部的该至少一个电磁干扰抑制电路以对该至少一个芯片内部的该至少一个信号执行减少电磁干扰的操作，从而减少该至少一个芯片内部的至少一个信号路径的辐射。

11.一种执行芯片级别上减少电磁干扰的装置，该装置包括电子装置的至少一部分，且该装置包括：

该电子装置的至少一个芯片；以及

集成在该至少一个芯片中的至少一个电磁干扰抑制电路，其中，该至少一个芯片内部的该至少一个电磁干扰抑制电路用于对该至少一个芯片内部的至少一个信号执行减少电磁干扰的操作。

12.如权利要求11所述的执行芯片级别上减少电磁干扰的装置，其特征在于，该至少一个芯片包括第一芯片和第二芯片；且该至少一个电磁干扰抑制电路包括第一电磁干扰抑制电路和第二电磁干扰抑制电路，其中，该第一电磁干扰抑制电路位于该第一芯片内部，且该第二电磁干扰抑制电路位于该第二芯片内部。

13.如权利要求12所述的执行芯片级别上减少电磁干扰的装置，其特征在于，该至少一个信号包括第一信号和第二信号，其中，该第一信号位于该第一芯片内部，且该第二信号位于该第二芯片内部；位于该第一芯片内部的该第一电磁干扰抑制电路对该第一芯片内部的该第一信号执行减少电磁干扰的操作；且位于该第二芯片内部的该第二电磁干扰抑制电路对该第二芯片内部的该第二信号执行减少电磁干扰的操作。

14.如权利要求11所述的执行芯片级别上减少电磁干扰的装置，其特征在于，该至少一个芯片包括第一芯片；且该至少一个电磁干扰抑制电路包括第一电磁干扰抑制电路和第二电磁干扰抑制电路，其中，该第一电磁干扰抑制电路和该第二电磁干扰抑制电路位于该第一芯片内部。

15.如权利要求14所述的执行芯片级别上减少电磁干扰的装置，其特征在于，该至少一个信号包括第一信号和第二信号，其中，该第一信号和该第二信号位于该第一芯片内部；位于该第一芯片内部的该第一电磁干扰抑制电路对该第一芯片内部的该第一信号执行减少电磁干扰的操作；且位于该第一芯片内部的该第二电磁干扰抑制电路对该第一芯片内部的该第二信号执行减少电磁干扰的操作。

16.如权利要求11所述的执行芯片级别上减少电磁干扰的装置，其特征在于，该至少一个芯片包括第一芯片；且该至少一个电磁干扰抑制电路包括第一电磁干扰抑制电路，其中，该第一电磁干扰抑制电路位于该第一芯片内部。

17.如权利要求16所述的执行芯片级别上减少电磁干扰的装置，其特征在于，该至少一个信号包括第一信号，其中，该第一信号位于该第一芯片内部；且位于该第一芯片内部的该第一电磁干扰抑制电路对该第一芯片内部的该第一信号执行减少电磁干扰的操作。

18.如权利要求16所述的执行芯片级别上减少电磁干扰的装置，其特征在于，该第一电磁干扰抑制电路电性连接至该第一芯片的内部信号路径；且该内部信号路径耦接于该第一芯片的输入/输出面板。

19.如权利要求16所述的执行芯片级别上减少电磁干扰的装置，其特征在于，该第一电磁干扰抑制电路的至少一个非接地端电性连接至该第一芯片的内部信号路径；且该第一电磁干扰抑制电路的至少一个接地端电性连接至该第一芯片的地面或虚拟地面。

20.如权利要求11所述的执行芯片级别上减少电磁干扰的装置，其特征在于，该至少一个芯片内部的该至少一个电磁干扰抑制电路对该至少一个芯片内部的该至少一个信号执行减少电磁干扰的操作，从而减少该至少一个芯片内部的至少一个信号路径的辐射。