CN103204461A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，其中，所述半导体结构的形成方法包括：提供半导体衬底，所述半导体衬底表面具有第一介质层；在所述第一介质层内形成沟槽，所述沟槽的宽度大于预设尺寸；在所述沟槽的侧壁和底部表面形成保护层，侧壁和底部表面具有所述保护层的沟槽深宽比为预设深宽比；在形成所述保护层之后，在所述沟槽的顶部形成覆盖层，所述覆盖层将所述沟槽密闭，在所述沟槽内形成通道。所形成的半导体结构形貌良好，性能稳定。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
微机电系统（Micro-Electro Mechanical System，简称MEMS）是一种获取信息、处理信息和执行机械操作的集成器件。其中的传感器能够接收压力、位置、速度、加速度、磁场、温度或湿度等外部信息，并将其转换成电信号，从而测量出所需的外部信息。
在现有的微机电系统中需要形成微通道（Pipeline），用于作为输入气体或液体的路径，以使传感器能够获得所需信息；其次，微通道还能够在器件的形成过程中，用于控制传感器内部气体或液体的压力；此外，微通道还能够用于器件的散热。图1至图2是现有技术的一种微通道的形成过程的剖面结构示意图，所形成的微通道相对于半导体衬底的表面平行。
请参考图1，在位于半导体衬底100表面的介质层101内形成沟槽102。
请参考图2，在所述介质层101表面沉积覆盖层103，将所述沟槽102（如图1所示）密闭，使沟槽102内形成微通道104。
然而，以现有技术所形成的微通道104的形貌不良，容易导致所形成的微机电系统的性能不稳定。
更多关于微机电系统中微通道的相关资料请参考公开号为CN101468786的中国专利文件。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，能够形成形貌良好的通道，从而提高器件性能的稳定性。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：
提供半导体衬底，所述半导体衬底表面具有第一介质层；
在所述第一介质层内形成沟槽，所述沟槽的宽度大于预设尺寸；
在所述沟槽的侧壁和底部表面形成保护层，侧壁和底部表面具有所述保护层的沟槽深宽比为预设深宽比；
在形成所述保护层之后，在所述沟槽的顶部形成覆盖层，所述覆盖层将所述沟槽密闭，在所述沟槽内形成通道。
可选的，所述保护层的材料为钨。
可选的，所述预设尺寸为0.1～2微米，所述预设深宽比大于3:1。
可选的，还包括：在形成所述沟槽的同时，在所述第一介质层内形成开口，所述开口的宽度为预设尺寸；在形成所述保护层的同时，在所述开口内形成电互联结构。
可选的，所述开口和沟槽的形成工艺为各向异性的干法刻蚀工艺。
可选的，所述保护层和电互联结构的材料为钨，所述保护层和第一电互联结构的形成工艺为：在所述开口内、第一介质层表面、和沟槽的侧壁和底部表面沉积钨材料；采用抛光工艺去除高于第一介质层表面的钨材料，在开口内形成第一电互联结构，在沟槽的侧壁和底部表面形成保护层。
可选的，所述钨材料的沉积工艺为：反应气体包括氟化钨和氢气，氟化钨气体的流量为10标准毫升/分钟～200标准毫升/分钟，氢气的流量为10标准毫升/分钟～200标准毫升/分钟，射频功率为800瓦～2000瓦。
可选的，还包括：在所述半导体衬底表面形成半导体器件和第二电互联结构，所述半导体器件和第二电互联结构被所述第一介质层覆盖并相互电隔离。
可选的，所述覆盖层的材料为金属或绝缘材料。
可选的，所述覆盖层的材料为氧化硅，所述氧化硅的形成工艺为PETEOS或HDP CVD。
可选的，所述PETEOS工艺的参数为：压强为1托～10托，温度为360摄氏度～420摄氏度，射频功率为400瓦～2000瓦，氧气的流量为500标准毫升/分钟～4000标准毫升/分钟，正硅酸乙酯的流量为500标准毫升/分钟～5000标准毫升/分钟，氦气的流量为1000标准毫升/分钟～5000标准毫升/分钟；所述HDP CVD工艺的参数为：压强为3毫托～10毫托，温度为380摄氏度～450摄氏度，射频功率为4000瓦～8000瓦，氧气的流量为140标准毫升/分钟～260标准毫升/分钟，硅烷的流量为3标准毫升/分钟～50标准毫升/分钟，氩气的流量为50标准毫升/分钟～200标准毫升/分钟。
可选的，还包括：在所述覆盖层表面形成第二介质层；形成贯穿所述第二介质层和覆盖层的通孔，所述通孔与通道联通。
相应的，本发明还提供一种采用上述任一项方法所形成的半导体结构，包括：半导体衬底；位于所述半导体衬底表面的第一介质层；位于所述第一介质层内的沟槽；位于所述沟槽的侧壁和底部表面的保护层，侧壁和底部表面具有所述保护层的沟槽深宽比为预设深宽比；位于所述侧壁和底部表面具有所述保护层的沟槽顶部的覆盖层，所述覆盖层将所述沟槽密闭，构成位于所述沟槽内的通道。
与现有技术相比，本发明的技术方案具有以下优点：
在第一介质层中形成沟槽，且所述沟槽的宽度大于预设尺寸，深宽比为预设深宽比；由于沟槽的宽度较大，使沟槽容易通过刻蚀工艺形成，且能够保证所形成的沟槽内壁表面的形貌良好；在形成沟槽之后，在所述沟槽的侧壁和底部表面形成保护层，通过控制所述保护层形成工艺能够控制其厚度，从而使沟槽的宽度减小至所需尺寸，使沟槽的宽度和深宽比均符合需求，便于后续在所述沟槽顶部形成覆盖层密闭所述沟槽，且覆盖层的材料不会落入所述沟槽内，形成用于气体或液体通过的通道；而且，所述保护层能够隔离介质层和通道中所通过的气体或液体，防止液体或气体被介质层吸收而破坏器件的性能和稳定性；此外，所述沟槽的宽度较大，使所述沟槽容易形成，能够采用一般的半导体工艺形成，因此形成所述沟槽时，无需增加额外的特殊工艺步骤，也无需采用额外的特殊工艺设备，能够降低成本。
进一步的，所述保护层的材料为钨，由于钨的覆盖能力强，能够在沟槽的侧壁和底部表面形成均匀致密、且表面光滑的保护层，后续密闭所述沟槽形成通道之后，通道的侧壁和底部表面均由保护层覆盖，其形貌良好，器件的稳定性提高；而且钨的化学性质稳定，能够有效地隔离第一介质层和通道中的气体或液体，且不会与所述气体或液体发生反应，防止所述气体或气体污染第一介质层而降低器件性能。
进一步的，同时形成所述沟槽和开口，且开口内的第一电互联结构与沟槽内的保护层同时形成；其中，形成于开口内的第一电互联结构用于器件之间的电连接，且所述开口具有较高深度，当所述开口和沟槽采用相同工艺同时形成时，所形成的沟槽的深度与开口的深度相同，也具有较高深度，因此能够使所形成的沟槽具有高深宽比；并且，所述沟槽的宽度大于开口的宽度，后续同时形成第一电互联结构和保护层时，在所述开口被填充满时，保护层不会填充满所述沟槽，而仅覆盖所述沟槽的侧壁和底部表面，使沟槽的宽度减小，以便于后续在沟槽顶部形成覆盖层并构成密闭通道。而且，形成开口和第一电互联结构的同时形成沟槽和保护层，能够简化工艺并节省成本。
本实施例的半导体结构中，位于第一介质层内的沟槽侧壁和底部表面具有保护层，所述保护层表面的形貌良好，因此，由所述沟槽内的保护层、以及位于沟槽顶部的覆盖层所构成的通道形貌良好，使器件性能稳定；而且，所述保护层能够隔离介质层和通道中所通过的气体或液体，防止所述液体或气体被介质层吸收，进一步提高了器件的性能和稳定性。
附图说明
图1至图2是现有技术的一种微通道的形成过程的剖面结构示意图；
图3至图9是本发明的实施例所述的半导体结构的形成过程的结构示意图。
具体实施方式
如背景技术所述，以现有技术所形成相对于半导体衬底表面平行的微通道时，所形成的微通道内壁表面的形貌不良，容易导致所形成的微机电系统的性能不稳定。
经过本发明的发明人研究发现，为了避免在沉积覆盖层103（如图2所示）时，确保沉积的材料不会填满所述沟槽102（如图1所示），需要使所形成的沟槽102的宽度较小，而深宽比较大，使沉积的材料难以落入所述沟槽102内，进而能够在沉积覆盖层103之后，在沟槽102内部形成通道104（如图2所示）。然而，现有技术同时形成高深宽比以及小宽度沟槽的刻蚀工艺不成熟，容易使所形成的沟槽内壁表面的形貌也不良，影响所形成的器件性能的稳定性；而且，高深宽比和小宽度沟槽的刻蚀工艺需要在特定的工艺装置中进行，会提高工艺成本。
经过本发明的发明人进一步研究，在介质层中形成宽度较大且深宽比较大的沟槽，由于沟槽的宽度较大，使刻蚀工艺容易进行，且所形成的沟槽内壁表面的形貌良好；在形成沟槽之后，在所述沟槽的侧壁和底部表面形成保护层，通过控制所述保护层形成工艺而控制其厚度，从而使沟槽的宽度减小至所需尺寸，从而形成所需宽度和深宽比的沟槽，以便在所述沟槽顶部形成覆盖层密闭所述沟槽，形成用于气体或液体通过的通道；而且，所述保护层能够隔离介质层和通道中所通过的气体或液体，防止液体或气体被介质层吸收而破坏器件的性能和稳定性；此外，由于所形成的沟槽的宽度较大，无需在特定装置中进行刻蚀工艺，能够降低成本。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
图3至图9是本发明的实施例所述的半导体结构的形成过程的结构示意图。
请参考图3，提供半导体衬底200，所述半导体衬底200表面具有第一介质层201。
所述半导体衬底200用于为工艺提供工作平台；所述半导体衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅（SOI）衬底、绝缘体上锗（GOI）衬底、玻璃衬底或III-V族化合物衬底（例如氮化镓或砷化镓等）。
在一实施例中，在所述半导体衬底200表面形成半导体器件（未示出）和第二电互联结构（未示出），所述半导体器件包括晶体管、传感器、电容器、电阻器或存储器等，所述第二电互联结构用于使所述半导体器件电连接，使半导体器件和第二电互联结构能够构成具有一定功能的MEMS器件；在所述半导体器件和第二电互联结构之间、以及所述半导体器件和第二电互联结构表面形成第一介质层201，使所述半导体器件和第二电互联结构之间相互电隔离。在本实施例中，仅示出形成于半导体衬底表面的第一介质层201，而未示出形成于第一介质层201内的半导体器件和第二电互联结构。
所述第一介质层201的材料为绝缘材料，其材料和形成工艺能够根据具体的工艺需求而定，在此不应过于限定；在本实施例中，所述第一介质层201的材料为氧化硅，形成工艺为化学气相沉积工艺，用于覆盖形成于半导体衬底200表面的半导体器件和第二电互联结构。
请参考图4和图5，图5是图4的俯视结构示意图，在所述第一介质层201内形成沟槽202和开口203，所述开口203的宽度w1为预设尺寸，所述沟槽202的宽度w2大于预设尺寸。
所述开口203和沟槽202的形成工艺为：在所述第一介质层201表面形成掩膜层（未示出），所述掩膜层暴露出与开口203和沟槽202的位置对应的第一介质层201表面，所述掩膜层的材料为光刻胶；以所述掩膜层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第一介质层201，形成开口203和沟槽202。在本实施例中，所述开口203和沟槽202暴露出半导体衬底200，使后续形成于开口203内的第一电互联结构能够与形成于第一介质层201内的器件结构电连接，例如晶体管中形成于半导体衬底200内的源区、漏区或阱区等；在其他实施例中，所述开口203和沟槽202能够不暴露出半导体衬底200，而根据具体工艺需求而定。
所述开口203用于形成与第一介质层201内的半导体器件电连接的第一电互联结构，本实施例中，所述第一电互联结构为导电插塞；所述沟槽202用于后续形成与半导体衬底200表面平行的通道，用于在MEMS器件中传输气体或液体，以获取所需的外部环境数据。所述开口203和沟槽202位于第一介质层201表面的图形根据后续所需形成的第一电互联结构或通道的形状而定。在本实施例中，请参考图5，所述开口203和沟槽202位于第一介质层201表面的形状为直线型；在其他实施例中，开口203或沟槽202位于第一介质层201表面的形状能过为“L”形或“S”形等。
由于所述沟槽202的顶部后续需要形成覆盖层，以使所述沟槽202密闭而形成通道，因此所述沟槽202需要具有较大的深宽比，使所述覆盖层的材料难以填充入所述沟槽202内，以便形成通道；而且，当所述沟槽202的顶部开口越小，所述覆盖层的材料越难以落入所述沟槽202内，使所形成的通道内壁的形貌良好。然而，现有的刻蚀工艺不易形成具有小宽度和大深宽比的沟槽，所形成的沟槽形貌不良，容易影响器件的性能器件；而且，形成小宽度和大深宽比的沟槽202的刻蚀工艺需要在特定的刻蚀工艺装置中进行，所述刻蚀工艺装置昂贵，且刻蚀过程复杂，会提高工艺成本。
因此，在本实施例中，所形成的沟槽202宽度w2大于预设尺寸，所述预设尺寸为0.1～2微米，因此所述沟槽202的宽度较大，使所述沟槽202能够通过刻蚀工艺形成，且所形成的沟槽202的形貌良好，有利于使后续形成的通道的形貌良好，提高器件性能的稳定性；在后续工艺中，再于所述沟槽202的侧壁和底部表面形成保护层，使所述沟槽202的宽度减小至所需尺寸，同时能够进一步提高所述沟槽202的深宽比；同时，所述保护层还能够将第一介质层201与后续形成的通道中的气体或液体隔离，防止所述气体或液体污染器件，进而提高器件的寿命及稳定性。
本实施例中，由于所形成的沟槽202的宽度w2较大，因此能够将开口203和沟槽202在同一刻蚀工艺中形成。所述开口203用于形成电互联结构，所述电互联结构包括导电插塞或金属互联线等，因此所述开口203具有较大的深宽比，同时形成所述开口203和沟槽202时，能够保证所述沟槽202也能够具有较大的深宽比；而且，同时形成开口203和沟槽202，后续能够同时形成开口203内的电互联结构和沟槽202内的保护层，进一步简化工艺。需要说明的是，为了保证后续在开口203内填充满导电材料的同时，所述沟槽202不会被填满，并能够使所述沟槽202的宽度减小、深宽比增大，所形成的沟槽202的宽度需要大于所述开口203的宽度w1；本实施例中，所述开口203的宽度w1为预设宽度，所述沟槽202的宽度w2大于所述预设宽度，即大于所述开口203的宽度w1。
请参考图6，在所述第一介质层201表面、沟槽202的侧壁和底部表面、以及开口203（如图4所示）内形成导电薄膜204，且所述导电薄膜204填充满所述开口203。
所述导电薄膜204的材料为钨，所述导电薄膜204用于在后续工艺中形成导电插塞和保护层，所述导电薄膜204的形成工艺为沉积工艺。所形成的导电薄膜204的厚度需要在保证填充满开口203的基础上，使所述沟槽202的宽度减小至所需的宽度尺寸，以满足后续工艺形成覆盖层时，不会使覆盖层的材料落入所述沟槽202内。因此，所述导电薄膜204的厚度取决于前序工艺中刻蚀形成的开口203和沟槽202的宽度，以及后续形成覆盖层时所述沟槽202所需的宽度。
当所述导电薄膜204的材料为钨时，所述导电薄膜204的沉积工艺为：反应气体包括氟化钨（WF6）和氢气（H2），氟化钨气体的流量为10标准毫升/分钟～200标准毫升/分钟，氢气的流量为10标准毫升/分钟～200标准毫升/分钟，射频功率为800瓦～2000瓦。
钨具有较强的覆盖能力，使所形成的导电薄膜204均匀致密、表面光滑，因此后续以所述导电薄膜204形成沟槽202侧壁和底部表面的保护层时，能够使所述保护层均匀致密，且表面形貌良好，进而在后续密闭所述沟槽形成通道之后，使所形成的通道内壁的形貌良好，有利于提高器件的稳定性。
此外，钨的化学性质稳定，在所述沟槽202的侧壁和底部表面覆盖钨材料，能够有效地隔离第一介质层201和后续形成的通道中通过的气体或液体；钨不会与所述气体或液体发生反应，因此能够防止所述气体或液体污染第一介质层201。
在本实施例中，同时在第一介质层201表面、沟槽202的侧壁和底部表面、以及开口203内形成导电薄膜204，则后续能够同时形成位于开口203内的电互联结构和沟槽202内的保护层，简化工艺、节省成本。
请参考图7和图8，图8是图7的沿AA’方向的剖面结构示意图，采用抛光工艺去除高于第一介质层201表面的导电薄膜204（如图6所示），位于开口203（如图4所示）内的导电薄膜204形成第一电互联结构204a，位于沟槽202的侧壁和底部表面的第一导电薄膜204形成保护层204b，所述侧壁和底部表面具有保护层204b的沟槽202的深宽比为预设深宽比。
所述抛光工艺为化学机械抛光工艺，所述化学机械抛光工艺为本领域技术人员所熟知，在此不作赘述。
所形成的第一电互联结构204a的材料为钨，用于电互联第一介质层201内的半导体器件；所述保护层204b的材料为钨，所述钨化学稳定性强，能够保护后续形成的通道内壁表面，防止通道中通过的气体或液体侵蚀第一介质层201，提高器件的性能和寿命；而且，当所述沟槽的侧壁和底部表面覆盖有保护层204b时，所述沟槽202的宽度减小为w3、且深宽比增大，达到预设深宽比，所述预设深宽比大于3:1；在后续于沟槽202顶部形成覆盖层时，覆盖层的材料难以落入沟槽202内，使所形成的通道形貌良好。
请参考图9，在所述第一介质层201、电互联结构204a、保护层204b的顶部表面、以及沟槽202（如图7所示）的顶部形成覆盖层205，所述覆盖层205密闭所述沟槽202，在所述沟槽202内形成通道206。
所述覆盖层205的材料为金属或绝缘材料，较佳的是，所述覆盖层205的材料为金属，例如铝金属，由于金属的化学性能稳定，当所形成的通道206中通入气体或液体时，金属材料的覆盖层205不易吸附杂质，保证了器件性能稳定；所述覆盖层205的形成工艺为沉积工艺，包括化学气相沉积工艺或物理气相沉积工艺；当所述覆盖层205的材料为金属时，能够在形成位于第一介质层201表面的金属互联线同时，形成所述覆盖层205。
本实施例中，所述覆盖层205的材料为氧化硅，所述覆盖层的形成工艺为PETEOS（Plasma Enhanced TetraEthOxySilane）或HDP CVD（High DensityPlasma Chemical Vapor Deposition），所述PETEOS或HDP CVD工艺能够在所述沟槽202顶部形成覆盖层205的同时，在所述沟槽202内形成密闭空腔，成为通道，减少覆盖层205的材料落入沟槽202内；具体的，采用所述PETEOS工艺形成覆盖层205的参数为：压强为1托～10托，温度为360摄氏度～420摄氏度，射频功率为400瓦～2000瓦，氧气的流量为500标准毫升/分钟～4000标准毫升/分钟，正硅酸乙酯的流量为500标准毫升/分钟～5000标准毫升/分钟，氦气的流量为1000标准毫升/分钟～5000标准毫升/分钟；采用所述HDP CVD工艺形成覆盖层205的参数为：压强为3毫托～10毫托，温度为380摄氏度～450摄氏度，射频功率为4000瓦～8000瓦，氧气的流量为140标准毫升/分钟～260标准毫升/分钟，硅烷的流量为3标准毫升/分钟～50标准毫升/分钟，氩气的流量为50标准毫升/分钟～200标准毫升/分钟。
所形成的通道206的侧壁和底部有保护层204b覆盖，而所述保护层204b的表面光滑、均匀致密，因此所述通道206的形貌良好，器件性能良好；而且，所述保护层204b的材料为钨，钨具有稳定的化学性质，能够用于保护第一介质层201免受通道206中的气体或液体的侵蚀，提高器件的寿命和稳定想。
需要说明的是，在形成覆盖层205之后，还包括：在所述覆盖层205表面形成第二介质层（未示出）；形成贯穿所述第二介质层和覆盖层205的通孔，所述通孔用于与通道206联通。所述通孔能够使气体或液体自外部进入所述通道内，以实现微机电系统的功能。
本实施例在第一介质层中同时形成开口和沟槽，所述开口用于形成电互联结构，所述沟槽用于形成通道；其中，所述沟槽的宽度大于所述开口的宽度，即预设宽度，使刻蚀形成所述沟槽的工艺更易进行，且所形成的沟槽形貌良好；之后，同时在所述开口内形成第一电互联结构，在所述沟槽的侧壁和底部表面形成保护层，能够简化工艺、节省成本；而且，在所述沟槽的侧壁和底部表面形成保护层，能够减小所述沟槽的宽度、增加所述沟槽的深宽比，有利于后续形成位于沟槽顶部的覆盖层时，避免所述覆盖层的材料落入沟槽内，进一步改善所形成的通道的形貌；此外，所述保护层的材料为钨，钨的覆盖能力好、且化学性质稳定，能够使所形成的通道内壁表面的形貌良好，增强器件性能；而且，所述钨为材料的保护层能够用于隔离通道中的气体和液体，避免所述气体或液体侵蚀第一介质层，进一步提高器件的性能和寿命。
相应的，本实施例还提供一种半导体结构，请继续参考图9，包括：半导体衬底200；位于所述半导体衬底200表面的第一介质层201；位于所述第一介质层201内的沟槽（未示出）和开口（未示出），所述开口的宽度为预设尺寸；位于所述开口内的第一电互联结构204a；位于所述沟槽的侧壁和底部表面的保护层204b，侧壁和底部表面具有所述保护层204b的沟槽的深宽比为预设深宽比；位于所述第一介质层201表面、第一电互联结构204a表面、保护层204b的顶部表面、以及沟槽顶部的覆盖层205，所述覆盖层205将所述沟槽密闭，构成位于所述沟槽内的通道206。
本实施例的第一介质层内具有沟槽，所述沟槽的侧壁和底部表面具有保护层，所述沟槽顶部覆盖有保护层，密闭所述沟槽以形成通道；其中，所述保护层的材料为钨，钨具有良好的覆盖能力，使所述通道内壁表面的形貌良好；而且，钨的化学性质稳定，能够将通道中所通过的气体或液体与就第一介质层隔离，减少所述气体或液体对第一介质层的侵蚀。
综上所述，在第一介质层中形成沟槽，且所述沟槽的宽度大于预设尺寸，深宽比为预设深宽比；由于沟槽的宽度较大，使沟槽容易通过刻蚀工艺形成，且能够保证所形成的沟槽内壁表面的形貌良好；在形成沟槽之后，在所述沟槽的侧壁和底部表面形成保护层，通过控制所述保护层形成工艺能够控制其厚度，从而使沟槽的宽度减小至所需尺寸，使沟槽的宽度和深宽比均符合需求，便于后续在所述沟槽顶部形成覆盖层密闭所述沟槽，且覆盖层的材料不会落入所述沟槽内，形成用于气体或液体通过的通道；而且，所述保护层能够隔离介质层和通道中所通过的气体或液体，防止液体或气体被介质层吸收而破坏器件的性能和稳定性；此外，所述沟槽的宽度较大，使所述沟槽容易形成，能够采用一般的半导体工艺形成，因此形成所述沟槽时，无需增加额外的特殊工艺步骤，也无需采用额外的特殊工艺设备，能够降低成本。
进一步的，所述保护层的材料为钨，由于钨的覆盖能力强，能够在沟槽的侧壁和底部表面形成均匀致密、且表面光滑的保护层，后续密闭所述沟槽形成通道之后，通道的侧壁和底部表面均由保护层覆盖，其形貌良好，器件的稳定性提高；而且钨的化学性质稳定，能够有效地隔离第一介质层和通道中的气体或液体，且不会与所述气体或液体发生反应，防止所述气体或气体污染第一介质层而降低器件性能。
进一步的，同时形成所述沟槽和开口，且开口内的第一电互联结构与沟槽内的保护层同时形成；其中，形成于开口内的第一电互联结构用于器件之间的电连接，且所述开口具有较高深度，当所述开口和沟槽采用相同工艺同时形成时，所形成的沟槽的深度与开口的深度相同，也具有较高深度，因此能够使所形成的沟槽具有高深宽比；并且，所述沟槽的宽度大于开口的宽度，后续同时形成第一电互联结构和保护层时，在所述开口被填充满时，保护层不会填充满所述沟槽，而仅覆盖所述沟槽的侧壁和底部表面，使沟槽的宽度减小，以便于后续在沟槽顶部形成覆盖层并构成密闭通道。而且，形成开口和第一电互联结构的同时形成沟槽和保护层，能够简化工艺并节省成本。
本实施例的半导体结构中，位于第一介质层内的沟槽侧壁和底部表面具有保护层，所述保护层表面的形貌良好，因此，由所述沟槽内的保护层、以及位于沟槽顶部的覆盖层所构成的通道形貌良好，使器件性能稳定；而且，所述保护层能够隔离介质层和通道中所通过的气体或液体，防止所述液体或气体被介质层吸收，进一步提高了器件的性能和稳定性。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (13)
1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面具有第一介质层；
在所述第一介质层内形成沟槽，所述沟槽的宽度大于预设尺寸；
在所述沟槽的侧壁和底部表面形成保护层，侧壁和底部表面具有所述保护层的沟槽深宽比为预设深宽比；
在形成所述保护层之后，在所述沟槽的顶部形成覆盖层，所述覆盖层将所述沟槽密闭，在所述沟槽内形成通道。
2.如权利要求1所述半导体结构的形成方法，其特征在于，所述保护层的材料为钨。
3.如权利要求1所述半导体结构的形成方法，其特征在于，所述预设尺寸为0.1～2微米，所述预设深宽比大于3:1。
4.如权利要求1所述半导体结构的形成方法，其特征在于，还包括：在形成所述沟槽的同时，在所述第一介质层内形成开口，所述开口的宽度为预设尺寸；在形成所述保护层的同时，在所述开口内形成电互联结构。
5.如权利要求4所述半导体结构的形成方法，其特征在于，所述开口和沟槽的形成工艺为各向异性的干法刻蚀工艺。
6.如权利要求4所述半导体结构的形成方法，其特征在于，所述保护层和电互联结构的材料为钨，所述保护层和第一电互联结构的形成工艺为：在所述开口内、第一介质层表面、和沟槽的侧壁和底部表面沉积钨材料；采用抛光工艺去除高于第一介质层表面的钨材料，在开口内形成第一电互联结构，在沟槽的侧壁和底部表面形成保护层。
7.如权利要求6所述半导体结构的形成方法，其特征在于，所述钨材料的沉积工艺为：反应气体包括氟化钨和氢气，氟化钨气体的流量为10标准毫升/分钟～200标准毫升/分钟，氢气的流量为10标准毫升/分钟～200标准毫升/分钟，射频功率为800瓦～2000瓦。
8.如权利要求1所述半导体结构的形成方法，其特征在于，还包括：在所述半导体衬底表面形成半导体器件和第二电互联结构，所述半导体器件和第二电互联结构被所述第一介质层覆盖并相互电隔离。
9.如权利要求1所述半导体结构的形成方法，其特征在于，所述覆盖层的材料为金属或绝缘材料。
10.如权利要求9所述半导体结构的形成方法，其特征在于，所述覆盖层的材料为氧化硅，所述氧化硅的形成工艺为PETEOS或HDP CVD。
11.如权利要求10所述半导体结构的形成方法，其特征在于，所述PETEOS工艺的参数为：压强为1托～10托，温度为360摄氏度～420摄氏度，射频功率为400瓦～2000瓦，氧气的流量为500标准毫升/分钟～4000标准毫升/分钟，正硅酸乙酯的流量为500标准毫升/分钟～5000标准毫升/分钟，氦气的流量为1000标准毫升/分钟～5000标准毫升/分钟；所述HDP CVD工艺的参数为：压强为3毫托～10毫托，温度为380摄氏度～450摄氏度，射频功率为4000瓦～8000瓦，氧气的流量为140标准毫升/分钟～260标准毫升/分钟，硅烷的流量为3标准毫升/分钟～50标准毫升/分钟，氩气的流量为50标准毫升/分钟～200标准毫升/分钟。
12.如权利要求1所述半导体结构的形成方法，其特征在于，还包括：在所述覆盖层表面形成第二介质层；形成贯穿所述第二介质层和覆盖层的通孔，所述通孔与通道联通。
13.一种采用如权利要求1至12任一项方法所形成的半导体结构，其特征在于，包括：半导体衬底；位于所述半导体衬底表面的第一介质层；位于所述第一介质层内的沟槽；位于所述沟槽的侧壁和底部表面的保护层，侧壁和底部表面具有所述保护层的沟槽深宽比为预设深宽比；位于所述侧壁和底部表面具有所述保护层的沟槽顶部的覆盖层，所述覆盖层将所述沟槽密闭，构成位于所述沟槽内的通道。
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